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公开(公告)号：CN1134016C
公开(公告)日：2004-01-07
申请号：CN95116551.8
申请日：1995-09-21
Applicant: 株式会社东芝
IPC: G11C11/34
CPC classification number: G06F12/0893 , G11C11/4091 , G11C11/4096
Abstract: 在DRAM中采用共有读出放大器结构和读出放大器高速缓冲方式，借以实现小面积化，从而提高高速缓冲存储器的找到命中率，缩短芯片内的数据总线、使数据传送高速化。其特征是备有：存储器芯片；数据线13，用来传输保持在子阵列相应的读出放大器中的数据；以及I/O缓冲器16，通过对应的数据线与对应的子阵列之间进行数据的输入与输出。
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公开(公告)号：CN1142672A
公开(公告)日：1997-02-12
申请号：CN95117368.5
申请日：1995-09-29
Applicant: 株式会社东芝
IPC: G11C11/34
CPC classification number: G11C11/4076 , G11C7/22 , G11C8/18
Abstract: 一种动态存储器，备有：存储单元MC的阵列60；用于对从存储单元读到位线BL上的电位进行读出放大、并对位线设定写入数据的电位的读出放大器69；与RAS信号同步进行字线WL的选择及读出放大器的激活控制的控制电路；以及在从RAS信号达到激活电平到返回非激活电平的期间，将从与选择字线连接的存储单元读到与其连接的位线上的电位由读出放大器进行读出放大后，控制选择字线使其返回非激活电平的字线控制电路11。
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Patent Agency Ranking
公开(公告)号：CN1142115A
公开(公告)日：1997-02-05
申请号：CN95116551.8
申请日：1995-09-21
Applicant: 株式会社东芝
IPC: G11C11/34
CPC classification number: G06F12/0893 , G11C11/4091 , G11C11/4096
Abstract: 在DRAM中采用共有读出放大器结构和读出放大器高速缓冲方式，借以实现小面积化，从而提高高速缓冲存储器的找到命中率，缩短芯片内的数据总线、使数据传送高速化。其特征是备有：存储器芯片；数据线13，用来传输保持在子阵列相应的读出放大器中的数据；以及I/O缓冲器16，通过对应的数据线与对应的子阵列之间进行数据的输入与输出。
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公开(公告)号：CN1096679C
公开(公告)日：2002-12-18
申请号：CN95118657.4
申请日：1995-09-22
Applicant: 株式会社东芝
IPC: G11C11/34
CPC classification number: G11C7/1012 , G11C5/025 , G11C7/06 , G11C7/10 , G11C7/1006 , G11C11/4093 , G11C11/4096
Abstract: 本发明通过缩短DRAM芯片内的数据总线实现数据传送高速化，该DRAM中备有：分割成多个配置，对分割成多组的工作进行控制的多个子阵列(11)，对应各子阵列平行于芯片的第一边(X)形成的，对来自对应的子阵列的读出放大器24的数据进行传送的多条数据线DQi，共同连接对应多个组中的各1个子阵列的数据线对其数据有选择的放大，平行于芯片第二边(Y)配置的多条数据线缓冲器多路转换器(12)，和与其相对应连接并平行于芯片第二边配置的多个数据输入/输出缓冲器(13)。
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公开(公告)号：CN1087472C
公开(公告)日：2002-07-10
申请号：CN95117368.5
申请日：1995-09-29
Applicant: 株式会社东芝
IPC: G11C11/34
CPC classification number: G11C11/4076 , G11C7/22 , G11C8/18
Abstract: 一种动态存储器，备有：存储单元MC的阵列60；用于对从存储单元读到位线BL上的电位进行读出放大、并对位线设定写入数据的电位的读出放大器69；与RAS信号同步进行字线WL的选择及读出放大器的激活控制的控制电路；以及在从RAS信号达到激活电平到返回非激活电平的期间，将从与选择字线连接的存储单元读到与其连接的位线上的电位由读出放大器进行读出放大后，控制选择字线使其返回非激活电平的字线控制电路11。
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公开(公告)号：CN1144385A
公开(公告)日：1997-03-05
申请号：CN95118657.4
申请日：1995-09-22
Applicant: 株式会社东芝
IPC: G11C11/34
CPC classification number: G11C7/1012 , G11C5/025 , G11C7/06 , G11C7/10 , G11C7/1006 , G11C11/4093 , G11C11/4096
Abstract: 本发明通过缩短DRAM芯片内的数据总线实现数据传送高速化，该DRAM中备有：分割成多个配置，对分割成多组的工作进行控制的多个子阵列(11)，对应各子阵列平行于芯片的第一边(X)形成的，对来自对应的子阵列的读出放大器24的数据进行传送的多条数据线DQi，共同连接对应多个组中的各1个子阵列的数据线对其数据有选择的放大，平行于芯片第二边(Y)配置的多条数据线缓冲器多路转换器(12)，和与其相对应连接并平行于芯片第二边配置的多个数据输入/输出缓冲器(13)。
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公开(公告)号：CN203205073U
公开(公告)日：2013-09-18
申请号：CN201320087331.4
申请日：2013-02-26
Applicant: 株式会社东芝
CPC classification number: G11C16/06 , G11C16/0483
Abstract: 本实用新型提供非易失性半导体存储装置，具备：存储单元阵列，其构成为排列有多个块，上述块构成为排列有NAND单位单元，上述NAND单位单元构成为串联有可电气改写的多个存储单元和选择晶体管；和行解码器，其构成为选择上述存储单元阵列的块，向该块供给各种工作所需要的电压。上述行解码器具备：多个第1传输晶体管，其在矩形的第1区域配置，与上述存储单元连接；和多个第2传输晶体管，其在上述第1区域的剩余区域即第2区域配置，与上述选择晶体管连接。
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