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公开(公告)号：CN1178228C
公开(公告)日：2004-12-01
申请号：CN01137244.3
申请日：2001-09-20
Applicant: 株式会社东芝
CPC classification number: G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/22 , G11C16/3436 , G11C16/3454 , G11C29/70 , G11C29/832 , G11C2211/5621 , G11C2211/5641
Abstract: 本发明提供一种半导体存储装置，存储单元阵列具有第1、第2存储区域。上述第1存储区域具有由地址信号选择的多个存储元件，上述第2存储区域具有由控制信号选择的多个存储元件。控制电路具有第1熔丝元件。上述控制电路在上述第1熔丝元件被切断时，禁止对于上述第2存储区域的写入和擦除的至少其中之一。
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公开(公告)号：CN105518799A
公开(公告)日：2016-04-20
申请号：CN201380079314.9
申请日：2013-09-04
Applicant: 株式会社东芝
IPC: G11C29/00
CPC classification number: G11C29/76 , G11C11/406 , G11C16/00 , G11C16/349 , G11C29/021 , G11C29/028 , G11C29/24 , G11C2029/4402
Abstract: 半导体存储装置具有：存储器单元阵列，其具有与存储器单元的至少一部分的多个存储器单元连接的多条字线和包含存储器单元的至少一部分的多个存储器单元的一组在内的多个块；不良信息存储块，其包含与多条字线中的特定的2条以上的字线连接的多个存储器单元，将存储器单元阵列内的不良信息存储到这些存储器单元；第1不良检测部，其读取不良信息存储块内的存储器单元的数据，进行不良信息存储块的不良判定；第2不良检测部，其在判定为不良时，变更存储器单元的数据的读取电压电平，再次读取不良信息存储块内的存储器单元的数据，进行不良信息存储块的不良判定；以及不良确定部，其在判定为不良时，将不良信息存储块确定为不良。
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公开(公告)号：CN1304179A
公开(公告)日：2001-07-18
申请号：CN00131302.9
申请日：2000-09-28
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L27/105 , G11C16/02
CPC classification number: G11C16/3418 , G11C7/1051 , G11C11/5621 , G11C11/5628 , G11C11/5642 , G11C16/0483 , G11C16/08 , G11C16/12 , G11C16/24 , G11C16/3431 , G11C16/3445 , G11C16/3459 , G11C2211/5621 , G11C2211/5642 , G11C2211/5643 , G11C2211/5649 , G11C2211/565 , G11C2216/14
Abstract: 在存储单元中,非易失地存储3值以上的数据。即便是使单元数据多值化,也不会增大数据电路的规模。数据电路2具有多个存储电路。一个是锁存电路LATCH1。另一个是电容器DLN(C1)。这些锁存电路LATCH1和电容器DLN(C1),起着暂时性地存储2位以上的写入/读出数据的作用。对于保持在电容器DLN(C1)上的数据来说,在那些由漏泄电流引起的数据变动成为问题的情况下,用锁存电路LATCH1进行刷新。
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公开(公告)号：CN104934062A
公开(公告)日：2015-09-23
申请号：CN201510098973.8
申请日：2015-03-05
Applicant: 株式会社东芝
CPC classification number: G11C11/5628 , G11C11/5642 , G11C16/0483 , G11C2211/5641 , G11C2211/5646
Abstract: 本发明是一种可降低页面间的错误产生概率的偏倚的非易失性存储器及写入方法。在非易失性存储器中，存储单元所存储的三比特对应于三页，根据比特值设定阈值电压，即在第一页的写入中，根据比特值将阈值电压设定在第一或二阈值区域，在第二页的写入中，根据比特值当为第一阈值区域时将阈值电压设定在第一或四阈值区域、当为第二阈值区域时将阈值电压设定在第二或三阈值区域，在第三页的写入中，根据比特值当为第一阈值区域内时将阈值电压设定在第一或六阈值区域、当为第二阈值区域内时将阈值电压设定在第二或七阈值区域、当为第三阈值区域内时将阈值电压设定在第三或八阈值区域、当为第四阈值区域内时将阈值电压设定在第四或五阈值区域。
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公开(公告)号：CN101154461B
公开(公告)日：2011-10-19
申请号：CN200710180231.5
申请日：2001-09-20
Applicant: 株式会社东芝
CPC classification number: G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/22 , G11C16/3436 , G11C16/3454 , G11C29/70 , G11C29/832 , G11C2211/5621 , G11C2211/5641
Abstract: 本发明用于准确识别存储器中的不良块的半导体存储装置，该半导体存储装置包含：具有多个存储元件的多个块；与上述各块对应设置的存储电路(109)，上述存储电路存储第1逻辑电平或第2逻辑电平的数据；检出上述存储电路的存储状态的检出电路(6b)；从上述各块的存储元件读出数据的读出电路，上述读出电路在通过上述检出电路检述存储电路存储上述第1逻辑电平时，输出上述块内存储元件的数据，在检出上述存储电路存储上述第2逻辑电平时，输出不取决于上述块内存储元件的数据的一定值。通过上述半导体存储装置能够准确识别存储器中的不良块，提高成品率。
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Patent Agency Ranking
公开(公告)号：CN1540668A
公开(公告)日：2004-10-27
申请号：CN200410042179.3
申请日：2001-09-20
Applicant: 株式会社东芝
CPC classification number: G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/22 , G11C16/3436 , G11C16/3454 , G11C29/70 , G11C29/832 , G11C2211/5621 , G11C2211/5641
Abstract: 本发明提供一种半导体存储装置，存储单元阵列具有第1、第2存储区域。上述第1存储区域具有由地址信号选择的多个存储元件，上述第2存储区域具有由控制信号选择的多个存储元件。控制电路具有第1熔丝元件。上述控制电路在上述第1熔丝元件被切断时，禁止对于上述第2存储区域的写入和擦除的至少其中之一。
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公开(公告)号：CN1346130A
公开(公告)日：2002-04-24
申请号：CN01137244.3
申请日：2001-09-20
Applicant: 株式会社东芝
CPC classification number: G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/22 , G11C16/3436 , G11C16/3454 , G11C29/70 , G11C29/832 , G11C2211/5621 , G11C2211/5641
Abstract: 存储单元阵列具有第1、第2存储区域。上述第1存储区域具有由地址信号选择的多个存储元件,上述第2存储区域具有由控制信号选择的多个存储元件。控制电路具有第1熔丝元件。上述控制电路在上述第1熔丝元件被切断时,禁止对于上述第2存储区域的写入和擦除的至少其中之一。
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公开(公告)号：CN101154465B
公开(公告)日：2011-10-05
申请号：CN200710180232.X
申请日：2001-09-20
Applicant: 株式会社东芝
IPC: G11C16/30
CPC classification number: G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/22 , G11C16/3436 , G11C16/3454 , G11C29/70 , G11C29/832 , G11C2211/5621 , G11C2211/5641
Abstract: 本发明用于准确识别存储器中的不良块的半导体存储装置，该半导体存储装置包含：存储单元；产生用于控制上述存储单元动作的电压的电压发生电路(163)；存储由上述电压发生电路产生的电压初始值的存储电路(161)；与上述存储电路和上述电压发生电路连接、根据上述存储电路供给的初始值将由上述电压发生电路产生的电压控制为阶梯状的计数器(162)；在测试状态时供给上述计数器的第1信号(CT2)使上述计数器值每次以数个级进行变化。通过上述半导体存储装置能够准确识别存储器中的不良块，提高成品率。
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公开(公告)号：CN101154465A
公开(公告)日：2008-04-02
申请号：CN200710180232.X
申请日：2001-09-20
Applicant: 株式会社东芝
IPC: G11C16/30
CPC classification number: G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/22 , G11C16/3436 , G11C16/3454 , G11C29/70 , G11C29/832 , G11C2211/5621 , G11C2211/5641
Abstract: 本发明用于准确识别存储器中的不良块的半导体存储装置，该半导体存储装置包含：存储单元；产生用于控制上述存储单元动作的电压的电压发生电路(163)；存储由上述电压发生电路产生的电压初始值的存储电路(161)；与上述存储电路和上述电压发生电路连接、根据上述存储电路供给的初始值将由上述电压发生电路产生的电压控制为阶梯状的计数器(162)；在测试状态时供给上述计数器的第1信号(CT2)使上述计数器值每次以数个级进行变化。通过上述半导体存储装置能够准确识别存储器中的不良块，提高成品率。
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公开(公告)号：CN101154461A
公开(公告)日：2008-04-02
申请号：CN200710180231.5
申请日：2001-09-20
Applicant: 株式会社东芝
CPC classification number: G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/22 , G11C16/3436 , G11C16/3454 , G11C29/70 , G11C29/832 , G11C2211/5621 , G11C2211/5641
Abstract: 本发明用于准确识别存储器中的不良块的半导体存储装置，该半导体存储装置包含：具有多个存储元件的多个块；与上述各块对应设置的存储电路(109)，上述存储电路存储第1逻辑电平或第2逻辑电平的数据；检出上述存储电路的存储状态的检出电路(6b)；从上述各块的存储元件读出数据的读出电路，上述读出电路在通过上述检出电路检述存储电路存储上述第1逻辑电平时，输出上述块内存储元件的数据，在检出上述存储电路存储上述第2逻辑电平时，输出不取决于上述块内存储元件的数据的一定值。通过上述半导体存储装置能够准确识别存储器中的不良块，提高成品率。
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