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公开(公告)号：CN1601917A
公开(公告)日：2005-03-30
申请号：CN200410011878.1
申请日：2004-09-24
Applicant: 松下电器产业株式会社
CPC classification number: H03L7/06 , H03K5/133 , H03K2005/00026 , H03L7/0805 , H03L7/0812 , H04L25/03885
Abstract: 模拟均衡器(9)包括混合(11)和模拟延迟电路(12)。混合(11)混合输入差动信号(DIN+、DIN－)和来自模拟延迟电路(12)的延迟差动信号(DDOUT+、DDOUT－)并作为混合差动信号(DMOUT+、DMOUT－)输出。这样，可以实现在保持输入差动信号(DIN+、DIN－)的振幅信息的情况下能连续延迟的IIR滤波型、即反馈型的模拟均衡器(9)。因此能容易形成均衡器。
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公开(公告)号：CN1145892C
公开(公告)日：2004-04-14
申请号：CN99803549.1
申请日：1999-03-12
Applicant: 松下电器产业株式会社
CPC classification number: G06F13/4022 , G06F13/16
Abstract: 总线选择装置(3)与主芯片(1)单独设置。该总线选择装置(3)设置于实质上相对所述主芯片(1)和多个副芯片(2a～2c)等距离的位置上。所述主芯片(1)在发送接收命令或数据时，将表示所述多个芯片(1，2a～2c)之间的总线(B，Ba～Bc)的连接信息信号输出给所述总线选择装置(3)。该总线选择装置(3)根据所述连接信息信号，对所述多个芯片之间的总线连接进行切换，进行选择。于是，所述多个芯片(1，2a～2c)之间的总线长度在各总线之间基本上相等，并且较短，可在多个芯片之间高速地传送数据。另外可减少主芯片所需要的管脚数量。
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公开(公告)号：CN1228918C
公开(公告)日：2005-11-23
申请号：CN03106116.8
申请日：2003-02-18
Applicant: 松下电器产业株式会社
CPC classification number: H03L7/0805 , H03K5/133 , H03K5/1504 , H03L7/07 , H03L7/08 , H03L7/0812 , H03L7/0814
Abstract: 本发明提供一种多相时钟传送电路和多相时钟传送方法，在多相时钟传送电路中，具有生成并输出与参考时钟同步的时钟和对应所述参考时钟与所述时钟之间的相位差的控制信号的时钟发生部、和根据所述时钟和所述控制信号生成并输出多相时钟的延时电路。时钟发生部生成包含有所述参考时钟频率的整数倍频率的信号并将其作为所述时钟输出。延时电路具有串联连接的、分别对被输入的信号根据控制信号给予延时并输出的多个延时单元、并输入所述时钟的电路，将所述多个延时单元分别输出的信号作为构成所述多相时钟的信号输出。从而可获得减小用于传送多相时钟的必要的布线面积，并且可减少各相时钟间的非对称的有益效果。
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公开(公告)号：CN1292123A
公开(公告)日：2001-04-18
申请号：CN99803549.1
申请日：1999-03-12
Applicant: 松下电器产业株式会社
CPC classification number: G06F13/4022 , G06F13/16
Abstract: 总线选择装置(3)与主芯片(1)单独设置。该总线选择装置(3)设置于实质上相对所述主芯片(1)和多个副芯片(2a～2c)等距离的位置上。所述主芯片(1)在发送接收命令或数据时,将表示所述多个芯片(1,2a～2c)之间的总线(B,Ba～Be)的连接信息信号输出给所述总线选择装置(3)。该总线选择装置(3)根据所述连接信息信号,对所述多个芯片之间的总线连接进行切换,进行选择。于是,所述多个芯片(1,2a～2c)之间的总线长度在各总线之间基本上相等,并且较短,可在多个芯片之间高速地传送数据。另外可减少主芯片所需要的管脚数量。
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公开(公告)号：CN101606363A
公开(公告)日：2009-12-16
申请号：CN200780051282.6
申请日：2007-07-23
Applicant: 松下电器产业株式会社
IPC: H04L25/02
CPC classification number: H04L25/0266 , H04L25/0272
Abstract: 本发明提供一种AC耦合接口电路，包括：差动驱动器(101)，其输出端子对与信号线对(102A、102B)连接，并且在数据发送时将发送数据(TXD)转换为差动信号后输出；差动接收器，其输入端子对与信号线对(102A、102B)连接，并且，在数据接收时接收由信号线对所传递来的差动信号并将差动信号转换为接收数据(RXD)。电位设定部(106)在信号线对(102A、102B)被传递差动信号之前，将信号线对的电位设定为预先规定的稳定电位。
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Patent Agency Ranking
公开(公告)号：CN1585126A
公开(公告)日：2005-02-23
申请号：CN200410059212.3
申请日：2004-06-09
Applicant: 松下电器产业株式会社
IPC: H01L27/00
CPC classification number: H04L25/0278 , G05F1/56 , H04L25/028 , H04L25/0292
Abstract: 本发明涉及半导体集成电路以及信号发送接收系统。内置在信号发送用或接收用的半导体集成电路中的终端电阻，由频率特性良好的多晶硅电阻元件(1)与P型MOS晶体管(2)的并联电路构成。多晶硅电阻元件(1)的电阻值设定为与连接的传送路的特性阻抗基本一致的电阻值。P型MOS晶体管(2)的栅极电压由栅极偏置电压调整电路(3)控制，可变地对P型MOS晶体管(2)的电阻值进行调整。多晶硅电阻元件(1)的电阻值的制造参差不齐的变动，被所述P型MOS晶体管(2)的电阻值的可变调整所吸收，将多晶硅电阻元件(1)与P型MOS晶体管(2)的合成电阻高精度地调整为所述传送路的特性阻抗。
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公开(公告)号：CN1440123A
公开(公告)日：2003-09-03
申请号：CN03106116.8
申请日：2003-02-18
Applicant: 松下电器产业株式会社
CPC classification number: H03L7/0805 , H03K5/133 , H03K5/1504 , H03L7/07 , H03L7/08 , H03L7/0812 , H03L7/0814
Abstract: 本发明提供一种多相时钟传送电路和多相时钟传送方法，在多相时钟传送电路中，具有生成并输出与参考时钟同步的时钟和对应所述参考时钟与所述时钟之间的相位差的控制信号的时钟发生部、和根据所述时钟和所述控制信号生成并输出多相时钟的延时电路。时钟发生部生成包含有所述参考时钟频率的整数倍频率的信号并将其作为所述时钟输出。延时电路具有串联连接的、分别对被输入的信号根据控制信号给予延时并输出的多个延时单元、并输入所述时钟的电路，将所述多个延时单元分别输出的信号作为构成所述多相时钟的信号输出。从而可获得减小用于传送多相时钟的必要的布线面积，并且可减少各相时钟间的非对称的有益效果。
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公开(公告)号：CN1293495A
公开(公告)日：2001-05-02
申请号：CN00129761.9
申请日：2000-10-11
Applicant: 松下电器产业株式会社
IPC: H04B3/02
CPC classification number: H04L25/028 , H04L25/0276
Abstract: 驱动分别通过终端电阻与终端偏压耦合的传输线路对。设有与上述传输线路对耦合的电流驱动器;用来监测上述传输线路对的共态电压(中间电位)和电流驱动器的电源电位之差的共态电压监测电路;与上述传输线路对耦合,而能根据该监测结果分段地修正电流驱动器的输出电流的电流修正电路。在因电流驱动器上的电源电位下降,传输线路对的共态电压变动而使该电流驱动器的电流驱动能力下降之时,将所降部分补回来,以进行恒流操作。
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公开(公告)号：CN1197294A
公开(公告)日：1998-10-28
申请号：CN98107049.3
申请日：1998-02-04
Applicant: 松下电器产业株式会社
CPC classification number: G01R31/3004 , H01L2924/0002 , H01L2924/00
Abstract: 本发明的半导体器件包括:包括多个电路块的阵列部分;漏电流切断部分,用于切断出现在阵列部分中多个电路块的至少一个中的漏电流;以及控制部分,用于根据漏电流切断信息控制漏电流切断部分。
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公开(公告)号：CN1298134C
公开(公告)日：2007-01-31
申请号：CN03159865.X
申请日：2003-09-26
Applicant: 松下电器产业株式会社
CPC classification number: H03K5/135 , H03K2005/00156 , H04L7/0008 , H04L7/02
Abstract: 本发明提供一种能够以简单的电路结构，不附加等待时间地进行输入信号的同步电路。为此，该同步电路具备依照输入信号SIN的转变点与同步用时钟SCK的边缘的时间关系来输出控制信号CTL的状态检测电路(102)，基于上述控制信号CTL将延迟附加到上述输入信号SIN的延迟选择电路(101)，以及使从上述延迟选择电路(101)输出的信号SD同步于上述同步用时钟SCK进行输出的锁存电路(103)。
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