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公开(公告)号：CN1399278A
公开(公告)日：2003-02-26
申请号：CN02126575.5
申请日：2002-07-24
Applicant: 尔必达存储器株式会社
IPC: G11C11/4074 , H02M3/07
CPC classification number: H02M3/07 , H02M2001/0032 , H02M2001/009 , Y02B70/16
Abstract: 在一种升压电路中，包括连接在节点(N1，N3)之间的第一激励电容器(CP1)和连接在节点(N2，N4)之间的第二激励电容器(CP2)，该升压电路包括第一至第五开关(S1－S5)。第一开关(S1)连接到节点(N1)以及被连接到电源节点、地节点和升压节点中的一个。第二开关(S2)连接到节点(N2)以及被连接到电源节点、地节点和升压节点中的一个。安置在节点(N3，N4)之间的第三开关(S3)闭合或断开。第四开关(S4)连接到节点(N3)以及被连接到电源节点、升压节点和一个非连接节点中的一个。第五开关(N5)连接到节点(N4)以及被连接到电源节点、升压节点和非连接节点中的一个。
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公开(公告)号：CN1404153A
公开(公告)日：2003-03-19
申请号：CN02132246.5
申请日：2002-09-03
Applicant: 尔必达存储器株式会社
IPC: H01L27/108 , G11C11/401
CPC classification number: G11C11/4074 , G11C11/406
Abstract: 在要求进行刷新操作的半导体存储器中，在每次结束刷新操作时，控制方法将作为比外部电源电压高的升高电压的位线电压、作为施加到半导体衬底上的负电压的存储阵列衬底电压以及用于再现保持在存储单元内的数据的位线预充电电压停止预定的周期。在这种情况下，将字线的电压输出端和存储阵列衬底电压分别驱动到地电位。为了恢复这些电压，停止输出字线电压，直到存储阵列衬底电压升高到某种程度。
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公开(公告)号：CN100527269C
公开(公告)日：2009-08-12
申请号：CN200510078378.4
申请日：2005-06-20
Applicant: 尔必达存储器株式会社
IPC: G11C11/401 , G11C11/406
CPC classification number: G11C11/406 , G11C2211/4061 , G11C2211/4062
Abstract: 一种半导体存储装置。具有搭载了BIST电路，对监视比特区域按每刷新周期进行读出、写入，从而按该刷新周期来测量错误率(错误计数)的错误率测量电路，具有进行刷新周期的延长、缩短控制，从而获得规定错误率的控制电路。BIST电路给出内部指令、内部地址，是从内部使DRAM动作的电路，进行希望的数据写入·读出、期待值比较(错误判断)、错误计数。
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Patent Agency Ranking
公开(公告)号：CN100399686C
公开(公告)日：2008-07-02
申请号：CN200510050901.2
申请日：2002-07-24
Applicant: 尔必达存储器株式会社
IPC: H02M3/07 , G11C11/4074
CPC classification number: H02M3/07 , H02M2001/0032 , H02M2001/009 , Y02B70/16
Abstract: 在一种升压电路中，包括连接在节点(N1，N3)之间的第一激励电容器(CP1)和连接在节点(N2，N4)之间的第二激励电容器(CP2)，该升压电路包括第一至第五开关(S1-S5)。第一开关(S1)连接到节点(N1)以及被连接到电源节点、地节点和升压节点中的一个。第二开关(S2)连接到节点(N2)以及被连接到电源节点、地节点和升压节点中的一个。安置在节点(N3，N4)之间的第三开关(S3)闭合或断开。第四开关(S4)连接到节点(N3)以及被连接到电源节点、升压节点和一个非连接节点中的一个。第五开关(N5)连接到节点(N4)以及被连接到电源节点、升压节点和非连接节点中的一个。
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公开(公告)号：CN1728277A
公开(公告)日：2006-02-01
申请号：CN200510078378.4
申请日：2005-06-20
Applicant: 尔必达存储器株式会社
IPC: G11C11/401 , G11C11/406
CPC classification number: G11C11/406 , G11C2211/4061 , G11C2211/4062
Abstract: 一种半导体存储装置。具有搭载了BIST电路，对监视比特区域按每刷新周期进行读出、写入，从而按该刷新周期来测量错误率(错误计数)的错误率测量电路，具有进行刷新周期的延长、缩短控制，从而获得规定错误率的控制电路。BIST电路给出内部指令、内部地址，是从内部使DRAM动作的电路，进行希望的数据写入·读出、期待值比较(错误判断)、错误计数。
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公开(公告)号：CN1220216C
公开(公告)日：2005-09-21
申请号：CN02126575.5
申请日：2002-07-24
Applicant: 尔必达存储器株式会社
IPC: G11C11/4074 , H02M3/07
CPC classification number: H02M3/07 , H02M2001/0032 , H02M2001/009 , Y02B70/16
Abstract: 在一种升压电路中，包括连接在节点(N1，N3)之间的第一激励电容器(CP1)和连接在节点(N2，N4)之间的第二激励电容器(CP2)，该升压电路包括第一至第五开关(S1-S5)。第一开关(S1)连接到节点(N1)以及被连接到电源节点、地节点和升压节点中的一个。第二开关(S2)连接到节点(N2)以及被连接到电源节点、地节点和升压节点中的一个。安置在节点(N3，N4)之间的第三开关(S3)闭合或断开。第四开关(S4)连接到节点(N3)以及被连接到电源节点、升压节点和一个非连接节点中的一个。第五开关(N5)连接到节点(N4)以及被连接到电源节点、升压节点和非连接节点中的一个。
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公开(公告)号：CN1215563C
公开(公告)日：2005-08-17
申请号：CN02132246.5
申请日：2002-09-03
Applicant: 尔必达存储器株式会社
IPC: H01L27/108 , G11C11/401
CPC classification number: G11C11/4074 , G11C11/406
Abstract: 在要求进行刷新操作的半导体存储器中，在每次结束刷新操作时，控制方法将作为比外部电源电压高的升高电压的位线电压、作为施加到半导体衬底上的负电压的存储阵列衬底电压以及用于再现保持在存储单元内的数据的位线预充电电压停止预定的周期。在这种情况下，将字线的电压输出端和存储阵列衬底电压分别驱动到地电位。为了恢复这些电压，停止输出字线电压，直到存储阵列衬底电压升高到某种程度。
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公开(公告)号：CN1652442A
公开(公告)日：2005-08-10
申请号：CN200510050901.2
申请日：2002-07-24
Applicant: 尔必达存储器株式会社
IPC: H02M3/07 , G11C11/4074
CPC classification number: H02M3/07 , H02M2001/0032 , H02M2001/009 , Y02B70/16
Abstract: 在一种升压电路中，包括连接在节点(N1，N3)之间的第一激励电容器(CP1)和连接在节点(N2，N4)之间的第二激励电容器(CP2)，该升压电路包括第一至第五开关(S1－S5)。第一开关(S1)连接到节点(N1)以及被连接到电源节点、地节点和升压节点中的一个。第二开关(S2)连接到节点(N2)以及被连接到电源节点、地节点和升压节点中的一个。安置在节点(N3，N4)之间的第三开关(S3)闭合或断开。第四开关(S4)连接到节点(N3)以及被连接到电源节点、升压节点和一个非连接节点中的一个。第五开关(N5)连接到节点(N4)以及被连接到电源节点、升压节点和非连接节点中的一个。
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