公开(公告)号：CN119669147B

公开(公告)日：2025-05-13

申请号：CN202510201815.4

申请日：2025-02-24

Applicant: 安徽大学

Inventor： 彭春雨 ,  龚枭博 ,  年垚 ,  王志强 ,  卢文娟 ,  戴成虎 ,  蔺智挺 ,  吴秀龙

IPC: G06F15/78 ,  G06F7/487 ,  G06N3/063

Abstract: 本申请涉及一种多比特数据存内计算阵列结构、SRAM和电子设备，其中，该多比特数据存内计算阵列结构用于确定五比特输入和五比特权重的乘累加结果，其包括多列多比特数据存内计算阵列，多比特数据存内计算阵列核心在在于通过参考信号的脉冲宽度调整量来表征计算结果，由于脉冲宽度调整量可以进行累加，因此当需要实现五比特输入和五比特权重的乘累加计算时，只需要将多列多比特数据存内计算阵列以行形式进行组合即可，并且将前一列中各个压控延时电路输出的参考信号为后一列中对应的压控延时电路所接收的参考信号，解决了目前的非易失性存内计算电路通常仅支持单比特输入和权重的乘累加存内计算，只能提供有限的系统级推理精度的问题。

公开(公告)号：CN119669147A

公开(公告)日：2025-03-21

申请号：CN202510201815.4

申请日：2025-02-24

Applicant: 安徽大学

Inventor： 彭春雨 ,  龚枭博 ,  年垚 ,  王志强 ,  卢文娟 ,  戴成虎 ,  蔺智挺 ,  吴秀龙

IPC: G06F15/78 ,  G06F7/487 ,  G06N3/063

Abstract: 本申请涉及一种多比特数据存内计算阵列结构、SRAM和电子设备，其中，该多比特数据存内计算阵列结构用于确定五比特输入和五比特权重的乘累加结果，其包括多列多比特数据存内计算阵列，多比特数据存内计算阵列核心在在于通过参考信号的脉冲宽度调整量来表征计算结果，由于脉冲宽度调整量可以进行累加，因此当需要实现五比特输入和五比特权重的乘累加计算时，只需要将多列多比特数据存内计算阵列以行形式进行组合即可，并且将前一列中各个压控延时电路输出的参考信号为后一列中对应的压控延时电路所接收的参考信号，解决了目前的非易失性存内计算电路通常仅支持单比特输入和权重的乘累加存内计算，只能提供有限的系统级推理精度的问题。

公开(公告)号：CN119917452A

公开(公告)日：2025-05-02

申请号：CN202510407817.9

申请日：2025-04-02

Applicant: 安徽大学 ,  合肥中科君达视界技术股份有限公司

Inventor： 彭春雨 ,  王志强 ,  龚枭博 ,  刘浩 ,  孟康 ,  潘洋 ,  张利 ,  张怡

IPC: G06F15/78 ,  G06F7/523

Abstract: 本发明公开了一种多比特存内计算阵列结构及电子设备。该结构包括呈矩形排布的多个压控延时电路。每个压控延时电路具有输入端、输出端、压控端以及至少一个控制端。当控制端信号为0时，参考信号通过对应的输入端和输出端产生延时一。当控制端信号为1时，参考信号通过对应的输入端和输出端产生延时二。延时二为所述延时一与延迟调整量之和，延迟调整量与对应的压控端信号呈线性正相关。存内计算阵列结构通过多列压控延时电路以行形式组合产生的延迟调整量表征多个比特输入值和多个比特权重值的乘累加计算结果。本发明实现了多比特输入和多比特权重的乘累加存内计算，可以提供较大的系统级推理精度和效率。