公开(公告)号：CN119669147B

公开(公告)日：2025-05-13

申请号：CN202510201815.4

申请日：2025-02-24

Applicant: 安徽大学

Inventor： 彭春雨 ,  龚枭博 ,  年垚 ,  王志强 ,  卢文娟 ,  戴成虎 ,  蔺智挺 ,  吴秀龙

IPC: G06F15/78 ,  G06F7/487 ,  G06N3/063

Abstract: 本申请涉及一种多比特数据存内计算阵列结构、SRAM和电子设备，其中，该多比特数据存内计算阵列结构用于确定五比特输入和五比特权重的乘累加结果，其包括多列多比特数据存内计算阵列，多比特数据存内计算阵列核心在在于通过参考信号的脉冲宽度调整量来表征计算结果，由于脉冲宽度调整量可以进行累加，因此当需要实现五比特输入和五比特权重的乘累加计算时，只需要将多列多比特数据存内计算阵列以行形式进行组合即可，并且将前一列中各个压控延时电路输出的参考信号为后一列中对应的压控延时电路所接收的参考信号，解决了目前的非易失性存内计算电路通常仅支持单比特输入和权重的乘累加存内计算，只能提供有限的系统级推理精度的问题。

公开(公告)号：CN119669147A

公开(公告)日：2025-03-21

申请号：CN202510201815.4

申请日：2025-02-24

Applicant: 安徽大学

Inventor： 彭春雨 ,  龚枭博 ,  年垚 ,  王志强 ,  卢文娟 ,  戴成虎 ,  蔺智挺 ,  吴秀龙

IPC: G06F15/78 ,  G06F7/487 ,  G06N3/063

Abstract: 本申请涉及一种多比特数据存内计算阵列结构、SRAM和电子设备，其中，该多比特数据存内计算阵列结构用于确定五比特输入和五比特权重的乘累加结果，其包括多列多比特数据存内计算阵列，多比特数据存内计算阵列核心在在于通过参考信号的脉冲宽度调整量来表征计算结果，由于脉冲宽度调整量可以进行累加，因此当需要实现五比特输入和五比特权重的乘累加计算时，只需要将多列多比特数据存内计算阵列以行形式进行组合即可，并且将前一列中各个压控延时电路输出的参考信号为后一列中对应的压控延时电路所接收的参考信号，解决了目前的非易失性存内计算电路通常仅支持单比特输入和权重的乘累加存内计算，只能提供有限的系统级推理精度的问题。