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Patent Agency Ranking
公开(公告)号：CN101977152A
公开(公告)日：2011-02-16
申请号：CN201010541267.3
申请日：2010-11-12
Applicant: 复旦大学
IPC: H04L12/56
Abstract: 本发明属于片上网络系统设计技术领域，具体为一种适合于重构的高性能片上网络系统。本发明通过在片上网络节点中加入多个可重配置电路IP核，如FPGAIP核，以及多个配置位流存储单元IP核，实现可重配置的并行运算系统。对于传统片上网络结构进行了改进，增加了一套适合于重配置的子网络，使得系统在重构期间能高速完成重配置，并不影响正常网络的通信功能。这种结构，使得网络集成了包交换与电路交换的双重特性，对于构建高性能重构系统，有着重大意义。
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公开(公告)号：CN101510775B
公开(公告)日：2012-01-18
申请号：CN200910047852.5
申请日：2009-03-20
Applicant: 复旦大学
IPC: G06F17/50 , H03K19/177
Abstract: 本发明提供了一种可进化数字电路及其进化方法，可进化数字电路包括可进化组合电路、用作接口的边界扫描模块和连接单元，可进化组合电路的输出端与所述状态寄存器的输入端连接，连接单元为多路选择器，多路选择器的一路与边界扫描模块相连，另一路与状态寄存器的输出端相连，在选通与边界扫描模块相连的一路时，将边界扫描模块施加的激励向量输入到可进化组合电路，在选通与状态寄存器相连的一路时，将状态寄存器的输出反馈到所述可进化组合电路中。该可进化数字电路具有通用测试接口，提高可进化数字电路的通用性，该电路兼容时序电路与组合电路。
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公开(公告)号：CN101510775A
公开(公告)日：2009-08-19
申请号：CN200910047852.5
申请日：2009-03-20
Applicant: 复旦大学
IPC: H03K19/177
Abstract: 本发明提供了一种可进化数字电路及其进化方法，可进化数字电路包括可进化组合电路、用作接口的边界扫描模块和连接单元，可进化组合电路的输出端与所述状态寄存器的输入端连接，连接单元为多路选择器，多路选择器的一路与边界扫描模块相连，另一路与状态寄存器的输出端相连，在选通与边界扫描模块相连的一路时，将边界扫描模块施加的激励向量输入到可进化组合电路，在选通与状态寄存器相连的一路时，将状态寄存器的输出反馈到所述可进化组合电路中。该可进化数字电路具有通用测试接口，提高可进化数字电路的通用性，该电路兼容时序电路与组合电路。
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公开(公告)号：CN101702184A
公开(公告)日：2010-05-05
申请号：CN200910199055.9
申请日：2009-11-19
Applicant: 复旦大学
IPC: G06F17/50 , H03K19/177
Abstract: 本发明属于微电子技术领域，具体涉及一种基于纵向CLB的PGA的，应于用动态可重构硬件的总线宏结构。该总线宏的CLB单元配置有4种，分别对应信号传输的4个方向：从左往右，从右往左，从上往下，从下往上，其中水平走向的两种宏能作为同一列总线宏使用，用于将电路纵向切割；垂直走向的两种宏能作为同一行总线宏使用，用于将电路水平切割。这种总线宏结构精确地将PGA内的可重构硬件电路从物理上纵向或横向分割为固定逻辑和动态可重构逻辑，从而使动可重构逻辑在被外部电路重构时不影响固定逻辑部分。
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公开(公告)号：CN101702184B
公开(公告)日：2012-05-30
申请号：CN200910199055.9
申请日：2009-11-19
Applicant: 复旦大学
IPC: G06F17/50 , H03K19/177
Abstract: 本发明属于微电子技术领域，具体涉及一种基于纵向CLB的FPGA的，应于用动态可重构硬件的总线宏结构。该总线宏的CLB单元配置有4种，分别对应信号传输的4个方向：从左往右，从右往左，从上往下，从下往上，其中水平走向的两种宏能作为同一列总线宏使用，用于将电路纵向切割；垂直走向的两种宏能作为同一行总线宏使用，用于将电路水平切割。这种总线宏结构精确地将FPGA内的可重构硬件电路从物理上纵向或横向分割为固定逻辑和动态可重构逻辑，从而使动可重构逻辑在被外部电路重构时不影响固定逻辑部分。
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