公开(公告)号：CN110750948A

公开(公告)日：2020-02-04

申请号：CN201810748599.5

申请日：2018-07-06

Applicant: 复旦大学

Inventor： 曾璇 ,  周电 ,  杨帆 ,  严昌浩 ,  吕文龙

IPC: G06F30/36 ,  G06F30/373 ,  G06F30/20

Abstract: 本发明属集成电路设计中模拟电路设计参数自动优化领域，具体涉及一种基于高斯过程模型(Gaussian Process)，采用并行贝叶斯优化(Batch Bayesian Optimization)算法的电路优化方法，本方法在每次迭代中，首先构建高斯过程模型，然后由高斯过程模型构建多个获取函数，并对这些获取函数进行多目标优化，得到获取函数的帕累托前沿(Pareto front)，并从帕累托前沿上选择多个进行电路仿真的点。该方法能大幅减少优化过程中电路的仿真次数，获得符合性能要求的模拟电路设计参数，同时可以利用并行优化技术加速电路优化。

公开(公告)号：CN109960834A

公开(公告)日：2019-07-02

申请号：CN201711422893.9

申请日：2017-12-25

Applicant: 复旦大学

Inventor： 曾璇 ,  周电 ,  蔡伟 ,  杨帆 ,  严昌浩 ,  吕文龙

IPC: G06F17/50 ,  G06N7/00

Abstract: 本发明属集成电路设计中模拟电路参数自动优化设计领域，具体涉及一种基于高斯过程模型的多目标贝叶斯优化方法。本发明方法在每次迭代中，对每个性能指标构建高斯过程模型，进而构建低置信区间函数，通过对低置信区间函数的多目标优化选择下一次进行电路仿真的点。相对目前国际上的主流方法，本发明方法能大幅减小电路仿真次数，获得高精度的帕累托前沿。

公开(公告)号：CN110750948B

公开(公告)日：2024-07-26

申请号：CN201810748599.5

申请日：2018-07-06

Applicant: 复旦大学

Inventor： 曾璇 ,  周电 ,  杨帆 ,  严昌浩 ,  吕文龙

IPC: G06F30/36 ,  G06F30/373 ,  G06F30/20

Abstract: 本发明属集成电路设计中模拟电路设计参数自动优化领域，具体涉及一种基于高斯过程模型(Gaussian Process)，采用并行贝叶斯优化(Batch Bayesian Optimization)算法的电路优化方法，本方法在每次迭代中，首先构建高斯过程模型，然后由高斯过程模型构建多个获取函数，并对这些获取函数进行多目标优化，得到获取函数的帕累托前沿(Pareto front)，并从帕累托前沿上选择多个进行电路仿真的点。该方法能大幅减少优化过程中电路的仿真次数，获得符合性能要求的模拟电路设计参数，同时可以利用并行优化技术加速电路优化。