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公开(公告)号：CN101430922B
公开(公告)日：2012-04-18
申请号：CN200810169873.X
申请日：2008-10-10
Applicant: 国际商业机器公司
IPC: G11C5/14 , G11C11/413
CPC classification number: G11C8/08 , G11C11/418
Abstract: 一种电路与方法，包括：由第一供给电压供电的第一电路以及由第二供给电压供电的第二电路。在第一电路与第二电路之间耦合电平移位器。该电平移位器被配置来根据输入信号选择用于电路的、包括第一供给电压与第二供给电压之一供给电压输出，其中所述输入信号依赖于要执行的操作与执行该操作的组件中的至少一个。
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公开(公告)号：CN100397784C
公开(公告)日：2008-06-25
申请号：CN200480006124.5
申请日：2004-02-18
Applicant: 国际商业机器公司
IPC: H03K19/096 , G01R31/3185
CPC classification number: H03K19/0963
Abstract: 本发明公开了一种锁存动态逻辑结构，包括静态逻辑接口(102)，动态逻辑门(104)，以及静态锁存器(106)。静态逻辑接口接收数据信号，选择信号，和时钟信号，并产生第一中间信号，从而当选择信号为激活时，对于在时钟信号转换之后的一个时间段，第一中间信号依赖于数据信号。在时钟信号转换之后，根据第一中间信号，该动态逻辑门将动态节点放电。该静态锁存器产生一个输出信号，该输出信号在时钟信号转换之后，呈现为两个逻辑电平中的一个，并在动态节点放电的情况下呈现为另一个逻辑电平。描述了锁存动态逻辑结构的扫描测试启动版本，作为包括该锁存动态逻辑结构的集成电路。
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Patent Agency Ranking
公开(公告)号：CN1771663A
公开(公告)日：2006-05-10
申请号：CN200480006124.5
申请日：2004-02-18
Applicant: 国际商业机器公司
IPC: H03K19/096 , G01R31/3185
CPC classification number: H03K19/0963
Abstract: 本发明公开了一种锁存动态逻辑结构，包括静态逻辑接口(102)，动态逻辑门(104)，以及静态锁存器(106)。静态逻辑接口接收数据信号，选择信号，和时钟信号，并产生第一中间信号，从而当选择信号为激活时，对于在时钟信号转换之后的一个时间段，第一中间信号依赖于数据信号。在时钟信号转换之后，根据第一中间信号，该动态逻辑门将动态节点放电。该静态锁存器产生一个输出信号，该输出信号在时钟信号转换之后，呈现为两个逻辑电平中的一个，并在动态节点放电的情况下呈现为另一个逻辑电平。描述了锁存动态逻辑结构的扫描测试启动版本，作为包括该锁存动态逻辑结构的集成电路。
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公开(公告)号：CN101111828A
公开(公告)日：2008-01-23
申请号：CN200680003918.5
申请日：2006-01-25
Applicant: 国际商业机器公司
IPC: G06F13/16
CPC classification number: G06F13/28 , G06F13/1626 , G06F13/1663
Abstract: 一种用于带有具有组合行和字访问的存储器的处理器的系统和方法被呈现。一种系统使用到直接数据的多路复用器和锁存器来实施对同一存储体的窄读/写存储器访问和宽读/写存储器访问。所述系统使用窄读/写存储器访问处理16字节的加载/存储请求，并且还使用宽读/写存储器访问处理128字节的DMA和取指令请求。在DMA请求期间，所述系统在一个指令周期中向存储器写/读十六个DMA操作。通过这么做，所述存储器可用于在其它十五个指令周期期间处理加载/存储或取指令请求。
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公开(公告)号：CN101111828B
公开(公告)日：2010-10-13
申请号：CN200680003918.5
申请日：2006-01-25
Applicant: 国际商业机器公司
IPC: G06F13/16
CPC classification number: G06F13/28 , G06F13/1626 , G06F13/1663
Abstract: 一种用于带有具有组合行和字访问的存储器的处理器的系统和方法被呈现。一种系统使用到直接数据的多路复用器和锁存器来实施对同一存储体的窄读/写存储器访问和宽读/写存储器访问。所述系统使用窄读/写存储器访问处理16字节的加载/存储请求，并且还使用宽读/写存储器访问处理128字节的DMA和取指令请求。在DMA请求期间，所述系统在一个指令周期中向存储器写/读十六个DMA操作。通过这么做，所述存储器可用于在其它十五个指令周期期间处理加载/存储或取指令请求。
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公开(公告)号：CN1766797A
公开(公告)日：2006-05-03
申请号：CN200510116035.2
申请日：2005-10-27
Applicant: 国际商业机器公司
Inventor： 高桥修 , 董祥厚 , 乔尔·A.·斯尔伯曼 , 詹姆斯·D.·沃诺克 , 戴尔特·温德尔
IPC: G06F1/32
CPC classification number: G06F1/3203 , G06F1/325
Abstract: 提供一种方法、一种设备以及一种计算机程序，用于在处理器的功能模式期间通过禁止扫描链来节约能量。通过将逻辑选通插入到扫描链中，可以在处理器的功能模式期间禁止扫描链。在功能模式期间，扫描链的锁存位的扫描输出端口动作，这导致不必要的能量消耗。通过选通扫描控制信号和锁存位的扫描输出端口，锁存位之间的扫描链段可以被断开。因此，在功能模式期间，扫描控制信号额可以禁止扫描链。
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公开(公告)号：CN101430922A
公开(公告)日：2009-05-13
申请号：CN200810169873.X
申请日：2008-10-10
Applicant: 国际商业机器公司
IPC: G11C5/14 , G11C11/413
CPC classification number: G11C8/08 , G11C11/418
Abstract: 一种电路与方法，包括：由第一供给电压供电的第一电路以及由第二供给电压供电的第二电路。在第一电路与第二电路之间耦合电平移位器。该电平移位器被配置来根据输入信号选择用于电路的、包括第一供给电压与第二供给电压之一供给电压输出，其中所述输入信号依赖于要执行的操作与执行该操作的组件中的至少一个。
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