公开(公告)号：CN113314176B

公开(公告)日：2024-05-28

申请号：CN202110623768.4

申请日：2021-06-04

Applicant: 哈尔滨工程大学

Inventor： 黄丽莲 ,  朱耿雷 ,  李文亚 ,  史旭 ,  刘帅

IPC: G11C13/00 ,  G06F7/503

Abstract: 本发明属于加法器技术领域，具体涉及一种忆阻器‑CMOS逻辑模块及基于忆阻器‑CMOS逻辑模块的因式分解超前进位加法器。本发明提供的基于忆阻器‑CMOS逻辑模块的因式分解超前进位加法器包括三部分，第一部分产生进位传播和进位生成函数，第二部分完成进位的因式分解，第三部分完成进位和求和；所述的第一部分包括四组忆阻器‑CMOS逻辑模块；所述的第二部分包括二十组忆阻器；所述的第三部分包括四组忆阻器‑CMOS逻辑模块和十四组忆阻器。本发明利用因式分解将逻辑分解，后将逻辑物理融合在一起，减少了器件使用数量和功耗，实现更高速的加法运算。

公开(公告)号：CN113314176A

公开(公告)日：2021-08-27

申请号：CN202110623768.4

申请日：2021-06-04

Applicant: 哈尔滨工程大学

Inventor： 黄丽莲 ,  朱耿雷 ,  李文亚 ,  史旭 ,  刘帅

IPC: G11C13/00 ,  G06F7/503

Abstract: 本发明属于加法器技术领域，具体涉及一种忆阻器‑CMOS逻辑模块及基于忆阻器‑CMOS逻辑模块的因式分解超前进位加法器。本发明提供的基于忆阻器‑CMOS逻辑模块的因式分解超前进位加法器包括三部分，第一部分产生进位传播和进位生成函数，第二部分完成进位的因式分解，第三部分完成进位和求和；所述的第一部分包括四组忆阻器‑CMOS逻辑模块；所述的第二部分包括二十组忆阻器；所述的第三部分包括四组忆阻器‑CMOS逻辑模块和十四组忆阻器。本发明利用因式分解将逻辑分解，后将逻辑物理融合在一起，减少了器件使用数量和功耗，实现更高速的加法运算。

公开(公告)号：CN111211885A

公开(公告)日：2020-05-29

申请号：CN201911314242.7

申请日：2019-12-19

Applicant: 哈尔滨工程大学

Inventor： 黄丽莲 ,  姚文举 ,  朱耿雷 ,  李文亚 ,  史旭

IPC: H04L9/00

Abstract: 本发明属于电子通信研究领域，具体涉及一种具有冲激函数形式Lyapunov指数的多稳定性混沌系统，由在一个三维混沌系统上引入一个忆阻器所构成的的四维忆阻混沌系统构成，所述四维忆阻混沌系统包括积分通道一、积分通道二、积分通道三和积分通道四，各积分通道中vx端口均连接在一起，各积分通道中vy端口均连接在一起，各积分通道中vz端口均连接在一起，各积分通道中-vx端口均连接在一起，本发明相比于一般的混沌系统，新系统结构简单，易于电路实现，且具有更加复杂的动力学特性，对研究共存多吸引子及其硬件电路实现有着重要的理论物理意义和工程应用价值。