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公开(公告)号：CN119855221A
公开(公告)日：2025-04-18
申请号：CN202510336276.5
申请日：2025-03-21
Applicant: 南京大学
Abstract: 本发明涉及微电子制造技术领域。本发明利用阶梯型的叠层沟槽制备以及IPSLS的纳米线生长方式，实现自分层可寻址的三维堆叠纳米线集成并有利于制备可寻址的三维集成器件，能够大大提高集成密度，提升器件性能。同时本发明基于阶梯型的三维堆叠纳米线提出了一种CFET结构的制备方式，采用不同的催化金属在不同的阶梯层内生长不同类型的纳米线，而后对每个阶梯光刻定义并制备源漏金属，并沉积栅介质层和栅极薄膜层，能够通过一次生长制备多层沟道，从而在三维方向上实现CFET的多层堆叠并实现可寻址，大大提高了器件的集成密度，简化了制备流程、工艺稳定性及可靠性。
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