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公开(公告)号：CN100544212C
公开(公告)日：2009-09-23
申请号：CN200610037918.9
申请日：2006-01-23
Applicant: 南京大学
Abstract: 本发明公开了一种高速的减少存储需求的低密度校验码解码器，它包含参数结点计算单元VPU模块、校验结点计算单元CPU模块和控制逻辑模块；VPU模块接收待解码序列，存储该原始信息并开始迭代解码，在迭代解码过程中，CPU模块与VPU模块相互传递信息，各自进行行操作和列操作，并由CPU存储校验操作结果；控制逻辑模块对VPU模块和CPU模块的循环操作进行控制，并输出解码得到的合法码字。本发明针对移位LDPC码，充分利用最小和解码算法来降低存储需求以及高度并行来提高解码速率，节省了消息存储需求，达到了更快的解码速度和更高的吞吐率。
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公开(公告)号：CN101131710A
公开(公告)日：2008-02-27
申请号：CN200710132285.4
申请日：2007-09-13
Applicant: 南京大学
Abstract: 本发明公开了一种基于FPGA的LDPC编解码硬件仿真系统，该系统包括PC端控制软件和基于FPGA的硬件部分，硬件部分包括了PCI接口控制模块，随机数发生器，高斯噪声发生器，LDPC编/解码等主要模块。本发明基于FPGA硬件实现了对LDPC码的仿真研究，同时，该系统具有很好的可控性、可观测性和可重用性，并大大提高仿真速度(为软件仿真速度的300多倍)，为更好地研究同类纠错码提供良好的实验环境。
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公开(公告)号：CN100462986C
公开(公告)日：2009-02-18
申请号：CN200710132285.4
申请日：2007-09-13
Applicant: 南京大学
Abstract: 本发明公开了一种基于FPGA的LDPC编解码硬件仿真系统，该系统包括PC端控制软件和基于FPGA的硬件部分，硬件部分包括了PCI接口控制模块，随机数发生器，高斯噪声发生器，LDPC编/解码等主要模块。本发明基于FPGA硬件实现了对LDPC码的仿真研究，同时，该系统具有很好的可控性、可观测性和可重用性，并大大提高仿真速度(为软件仿真速度的300多倍)，为更好地研究同类纠错码提供良好的实验环境。
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公开(公告)号：CN1822510A
公开(公告)日：2006-08-23
申请号：CN200610037918.9
申请日：2006-01-23
Applicant: 南京大学
Abstract: 本发明公开了一种高速的减少存储需求的低密度校验码解码器，它包含参数结点计算单元VPU模块、校验结点计算单元CPU模块和控制逻辑模块；VPU模块接收待解码序列，存储该原始信息并开始迭代解码，在迭代解码过程中，CPU模块与VPU模块相互传递信息，各自进行行操作和列操作，并由CPU存储校验操作结果；控制逻辑模块对VPU模块和CPU模块的循环操作进行控制，并输出解码得到的合法码字。本发明针对移位LDPC码，充分利用最小和解码算法来降低存储需求以及高度并行来提高解码速率，节省了消息存储需求，达到了更快的解码速度和更高的吞吐率。
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