公开(公告)号：CN119847983A

公开(公告)日：2025-04-18

申请号：CN202510336301.X

申请日：2025-03-20

Applicant: 北京大学

Inventor： 王宗巍 ,  罗天阳 ,  蔡一茂 ,  李劲杉 ,  黄如

IPC: G06F15/78 ,  G11C16/08 ,  G11C16/24 ,  G11C16/26 ,  G11C16/10

Abstract: 本公开涉及一种存内计算架构及其操作策略，存内计算架构包括：存储阵列，存储阵列包括存储串、源线、字线和位线；存储串包括沿第一方向串联的多个存储单元，存储单元包括并联的存储晶体管和旁路电阻，存储串通过下选通管与源线连接，通过上选通管与位线连接，存储单元的控制端与字线连接；驱动及探测电路，与源线连接，驱动及探测电路被配置为向源线注入读取电流，探测并输出源线的电压信号；外围电路，与字线、位线连接，外围电路被配置为控制字线和位线的电压。可以利用存储阵列的架构执行计算任务，可以并行地对多个存储串进行运算，通过检测每个存储单元对应的源线的电压变化，从源线读出计算结果，实现了高效的计算效率。

公开(公告)号：CN118866051A

公开(公告)日：2024-10-29

申请号：CN202410845248.1

申请日：2024-06-27

Applicant: 北京大学

Inventor： 蔡一茂 ,  罗天阳 ,  王宗巍 ,  杨高琦 ,  黄如

IPC: G11C13/00 ,  G11C5/02 ,  G11C15/04 ,  H10B63/10 ,  H10B63/00

Abstract: 本发明公开一种CMOS后道工艺兼容的新型存储器的阵列架构及其制备方法，属于半导体(Semiconductor)和CMOS混合集成电路技术领域。本发明提出一种基于2T2S2R单元的新型三维存储阵列架构，各存储单元除一个晶体管外还额外拥有一个选通管(Selector)，可有效抑制写入串扰和额外读电流；将各单元通过水平方向的源线(SL)引出，读写电流无需经过较长的晶体管沟道；通过共源线(SL)的方法形成实质上的2T2S2R单元，减小SL的面积开销，从而提高集成密度，与平面1S1R阵列相比，本发明在不显著增大面积开销的同时引入晶体管，能大幅度降低1S1R阵列对于选通管非线性度的要求。

公开(公告)号：CN119855156A

公开(公告)日：2025-04-18

申请号：CN202510332312.0

申请日：2025-03-20

Applicant: 北京大学

Inventor： 王宗巍 ,  罗天阳 ,  蔡一茂 ,  张海粟

IPC: H10B43/35 ,  H10B43/20 ,  H10B43/40

Abstract: 本公开涉及一种存储器件及其制作方法；存储器件包括：衬底；源线，设于衬底上与衬底连接；多条选通线，设于源线远离衬底的一侧，多条选通线沿垂直于衬底的第一方向间隔排列；沟道结构，沿第一方向穿过多条选通线，沟道结构的底部与源线连接；沿选通线指向沟道结构的中心方向，沟道结构包括依次设置的栅绝缘层、电荷捕获层、隧穿层、沟道层和芯柱，芯柱包括沿远离源线的方向依次设置的第一隔离层、导电层和第二隔离层；位线，设于沟道结构远离源线的一侧。能够减少读取操作对存储单元的充放电时间，并降低读取操作产生的动态功耗；有利于提高存储单元的读取速度，延长存储器件的使用寿命。

公开(公告)号：CN119761439A

公开(公告)日：2025-04-04

申请号：CN202411772431.X

申请日：2024-12-04

Applicant: 北京大学

Inventor： 王宗巍 ,  罗天阳 ,  蔡一茂 ,  杨韵帆 ,  黄如

IPC: G06N3/065 ,  G11C7/10 ,  G11C7/16 ,  G11C11/16 ,  G11C11/22 ,  G11C13/00 ,  G06F7/544 ,  G06F15/78 ,  G06F17/16

Abstract: 本发明公开一种存内计算阵列及其操作方法，属于半导体和CMOS混合集成电路技术领域。本发明设计了一种基于亚阈值电流的2T1R存内计算阵列，该阵列中每个单元由一个忆阻器、一个选通管T1和一个读出管T2组成，写入和擦除操作与1T1R阵列架构类似，但通过工作在亚阈值区的晶体管T2读出，该读出管产生的读取电流较小，有利于存内计算并行度的增加，可实现100～1000量级的超高并行计算。同时读出管T2的读出电流与栅压呈指数相关，可以得到更大的开关电流比，放大了存内计算单元的读出窗口。相较于1T1R阵列架构，本发明能够实现更复杂的存内计算操作，能够灵活选择操作策略，从而实现更高效的乘累加运算。