公开(公告)号：CN113922913B

公开(公告)日：2023-08-01

申请号：CN202111144385.5

申请日：2021-09-28

Applicant: 中孚信息股份有限公司

Inventor： 李栋 ,  侯洪涛 ,  董武勤 ,  王亿欣

IPC: H04J13/00 ,  H04J13/10 ,  H04W72/044

Abstract: 本发明提出的一种LTE系统的GOLD扰码序列生成方法、系统及设备，所述包括：根据信道的参数值计算用于区别信道的初始值cinit；将初始值cinit存入FPGA的第一寄存器和第二寄存器；使用第一更新机制对第一寄存器进行迭代更新，并输出相应的m序列x1(n)；同时使用第二更新机制对第二寄存器进行迭代更新，并输出相应的m序列x2(n)；对m序列x1(n)和x2(n)进行异或运算得到GOLD扰码序列。本发明利用FPGA的并行计算能力，应用在LTE系统的物理层实现中，能快速的降低伪随机码序列的生成时间。

公开(公告)号：CN113922913A

公开(公告)日：2022-01-11

申请号：CN202111144385.5

申请日：2021-09-28

Applicant: 中孚信息股份有限公司

Inventor： 李栋 ,  侯洪涛 ,  董武勤 ,  王亿欣

IPC: H04J13/00 ,  H04J13/10 ,  H04W72/04

Abstract: 本发明提出的一种LTE系统的GOLD扰码序列生成方法、系统及设备，所述包括：根据信道的参数值计算用于区别信道的初始值cinit；将初始值cinit存入FPGA的第一寄存器和第二寄存器；使用第一更新机制对第一寄存器进行迭代更新，并输出相应的m序列x1(n)；同时使用第二更新机制对第二寄存器进行迭代更新，并输出相应的m序列x2(n)；对m序列x1(n)和x2(n)进行异或运算得到GOLD扰码序列。本发明利用FPGA的并行计算能力，应用在LTE系统的物理层实现中，能快速的降低伪随机码序列的生成时间。