-
公开(公告)号：CN101383773B
公开(公告)日：2011-08-17
申请号：CN200810223725.1
申请日：2008-10-09
Applicant: 中国科学院计算技术研究所
IPC: H04L12/56
Abstract: 本发明提供一种用于维持多通道顺序规则的装置，包括读控制逻辑、写控制逻辑、分别用于缓存NP包、P包以及R包的三个缓冲区，还包括用于记录各个数据包的包首地址的包地址次序池，以及位于所述读控制逻辑上的用于记录NP包的包首地址的NP_L寄存器和用于记录R包的包首地址的R_L寄存器；缓冲区与包地址次序池并行连接在写控制逻辑与读控制逻辑之间；缓冲区与包地址次序池采用先进先出队列。本发明通过在现有装置中添加包地址次序池以及对NP包、R包的寄存器，实现了对NP包、P包和R包等三种数据包的传输，并使得该传输过程在满足多通道顺序规则的同时，避免了现有技术中效率低下、实现复杂、消耗硬件资源多等缺陷。
-
公开(公告)号：CN101908036A
公开(公告)日：2010-12-08
申请号：CN201010236543.5
申请日：2010-07-22
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种高密度多处理器系统及其节点控制器。所述节点控制器，包括：主处理器端口和从处理器端口，用于分别与主处理器和从处理器连接，主处理器负责具体计算任务的运行，以及对外围设备的发现和初始化过程，从处理器只负责具体计算任务的运行；I/O端口，通过I/O总线与外围设备连接；读/写模块与读/写交叉开关模块连接；直接内存访问交叉开关模块，用于实现各处理器端口间直接内存访问数据的交换；读/写交叉开关模块，用于实现各处理器端口之间，以及处理器端口和I/O端口之间读/写数据的交换。
-
公开(公告)号：CN101383773A
公开(公告)日：2009-03-11
申请号：CN200810223725.1
申请日：2008-10-09
Applicant: 中国科学院计算技术研究所
IPC: H04L12/56
Abstract: 本发明提供一种用于维持多通道顺序规则的装置，包括读控制逻辑、写控制逻辑、分别用于缓存NP包、P包以及R包的三个缓冲区，还包括用于记录各个数据包的包首地址的包地址次序池，以及位于所述读控制逻辑上的用于记录NP包的包首地址的NP_L寄存器和用于记录R包的包首地址的R_L寄存器；缓冲区与包地址次序池并行连接在写控制逻辑与读控制逻辑之间；缓冲区与包地址次序池采用先进先出队列。本发明通过在现有装置中添加包地址次序池以及对NP包、R包的寄存器，实现了对NP包、P包和R包等三种数据包的传输，并使得该传输过程在满足多通道顺序规则的同时，避免了现有技术中效率低下、实现复杂、消耗硬件资源多等缺陷。
-
公开(公告)号：CN101963896B
公开(公告)日：2012-11-14
申请号：CN201010259765.9
申请日：2010-08-20
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种具有二次索引结构的存储设备，所述设备，包括：多队列存储单元，从逻辑上被划分为N个FIFO，具有单独的读端口和写端口，能够对单元内任意FIFO同时进行读写操作；索引表模块，用于存储所述N个先入先出队列的索引信息，每个先入先出队列的索引信息存储在所述索引表模块中的一行；两个索引寄存器，用于暂存从所述索引表模块中读取出来的索引信息以供读操作和写操作同时使用。
-
公开(公告)号：CN102637148A
公开(公告)日：2012-08-15
申请号：CN201210046913.8
申请日：2012-02-27
Applicant: 中国科学院计算技术研究所
IPC: G06F12/08
Abstract: 本发明有关于一种基于DDR SDRAM的栈式数据缓存装置及其方法，其中该装置包括：输入数据缓存模块，用于为写入DDR SDRAM的数据提供缓存；DDR SDRAM存储读写控制模块，连接所述输入数据缓存模块，用于对DDR SDRAM进行控制，向用户呈现以页面为单位，按照栈的方式进行数据的读写；DDR数据通路模块，连接所述DDR SDRAM存储读写控制模块，用于根据所述DDR SDRAM存储读写控制模块的读写控制，实现单边沿数据和双边沿数据之间的转换。本发明实现了高速数据缓存，并向用户呈现以页面为单位的栈式数据管理。
-
Patent Agency Ranking
公开(公告)号：CN101950282B
公开(公告)日：2012-05-23
申请号：CN201010267931.X
申请日：2010-08-30
Applicant: 中国科学院计算技术研究所
IPC: G06F15/167 , G06F9/50
CPC classification number: G06F15/76 , G06F9/3004 , G06F9/30087 , G06F9/52
Abstract: 本发明公开了一种多处理器系统及其同步引擎。所述同步引擎包括：多个存储队列，一个队列存储来自一个处理器的所有同步原语；多个调度模块，在多个存储队列中选定用于执行的同步原语之后，根据同步原语的类型，发送到相对应的处理模块进行处理，调度模块与存储队列一一对应；多个处理模块，接收调度模块发来的同步原语，执行不同功能；虚拟同步存储结构模块，使用少量的存储空间，通过控制逻辑把所有处理器的直属存储空间都映射为同步存储结构来实现各种同步原语的功能；主存端口，与虚拟同步存储结构模块进行通讯，对各处理器的直属存储进行读和写，以及向处理器发起中断；配置寄存器，存储处理模块需要用到的各种配置信息。
-
公开(公告)号：CN101882126B
公开(公告)日：2012-01-04
申请号：CN201010230714.3
申请日：2010-07-13
Applicant: 中国科学院计算技术研究所
IPC: G06F13/40
Abstract: 本发明多个HT总线到单个PCIe总线的桥接装置和方法，所述桥接装置包括多个连接HT总线的HT端口和一个连接PCIe总线的PCIe端口；所述桥接装置，用于均分PCIe请求序号，使用全局地址映射表和均分的请求序号实现HT端口和PCIe端口之间数据的传送；所述全局地址映射表记录每个HT端口和PCIe端口所占用的地址范围；所述均分PCIe请求序号为对于各HT端口，分配用于所述HT端口使用的PCIe请求序号数目相同，并且分配的PCIe请求序号不重叠。本发明能够实现多个处理器能够共享访问PCIe外设装置。
-
公开(公告)号：CN101908036B
公开(公告)日：2011-08-31
申请号：CN201010236543.5
申请日：2010-07-22
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种高密度多处理器系统及其节点控制器。所述节点控制器，包括：主处理器端口和从处理器端口，用于分别与主处理器和从处理器连接，主处理器负责具体计算任务的运行，以及对外围设备的发现和初始化过程，从处理器只负责具体计算任务的运行；I/O端口，通过I/O总线与外围设备连接；读/写模块与读/写交叉开关模块连接；直接内存访问交叉开关模块，用于实现各处理器端口间直接内存访问数据的交换；读/写交叉开关模块，用于实现各处理器端口之间，以及处理器端口和I/O端口之间读/写数据的交换。
-
公开(公告)号：CN101963896A
公开(公告)日：2011-02-02
申请号：CN201010259765.9
申请日：2010-08-20
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种具有二次索引结构的存储设备，所述设备，包括：多队列存储单元，从逻辑上被划分为N个FIFO，具有单独的读端口和写端口，能够对单元内任意FIFO同时进行读写操作；索引表模块，用于存储所述N个先入先出队列的索引信息，每个先入先出队列的索引信息存储在所述索引表模块中的一行；两个索引寄存器，用于暂存从所述索引表模块中读取出来的索引信息以供读操作和写操作同时使用。
-
公开(公告)号：CN102637148B
公开(公告)日：2014-10-22
申请号：CN201210046913.8
申请日：2012-02-27
Applicant: 中国科学院计算技术研究所
IPC: G06F12/08
Abstract: 本发明有关于一种基于DDR SDRAM的栈式数据缓存装置及其方法，其中该装置包括：输入数据缓存模块，用于为写入DDR SDRAM的数据提供缓存；DDR SDRAM存储读写控制模块，连接所述输入数据缓存模块，用于对DDR SDRAM进行控制，向用户呈现以页面为单位，按照栈的方式进行数据的读写；DDR数据通路模块，连接所述DDR SDRAM存储读写控制模块，用于根据所述DDR SDRAM存储读写控制模块的读写控制，实现单边沿数据和双边沿数据之间的转换。本发明实现了高速数据缓存，并向用户呈现以页面为单位的栈式数据管理。
-
-
-
-
-
-
-
-
-
Search Results
12
records
(took 0.056 seconds)
