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公开(公告)号：CN1275177C
公开(公告)日：2006-09-13
申请号：CN200410007711.8
申请日：2004-03-05
Applicant: 中国科学院计算技术研究所
IPC: G06F17/50
Abstract: 本发明涉及超大规模集成电路设计验证技术领域，特别是组合电路的形式验证方法——等价性检验方法。该方法是以可满足性算法为引擎，增量地验证整个电路设计，所述方法具有两个阶段，第一阶段是确定两个电路内部的候选等价信号，并通过电路结构分析，对候选等价信号作静态筛选，第二阶段是通过子句分组实现增量可满足性方法，并验证每对候选信号的等价性。其主要特点在于：1)通过电路结构分析对电路内部的候选等价信号进行筛选，在验证过程中则动态地选择分割集中的等价信号，保证分割集中信号是相互独立的。2)通过对子句进行分组，来实现增量的可满足性算法，节省计算资源，提高算法性能和处理能力。
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公开(公告)号：CN1300838C
公开(公告)日：2007-02-14
申请号：CN200410039661.1
申请日：2004-03-12
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及超大规模集成电路的设计验证与错误诊断技术领域，一种有效的包含黑盒的电路设计验证与错误诊断方法。该方法首先使用并行逻辑模拟验证含黑盒的设计，然后用基于可满足性(SAT)的布尔比较增强模拟算法。包含两个核心步骤：第一步并行逻辑模拟，第二步基于可满足性的布尔比较。其主要特点：1)使用规范电路的固定型故障测试集并行模拟含黑盒的设计，模拟过程中用两位布尔值(0和1)编码每个电路信号。2)在基于可满足性的布尔比较过程中，使用全称量化的合取范式公式(CNF)表示未知约束。3)该方法不需要修改电路结构，降低了计算复杂性，可以应用到大型设计验证。4)该方法可以直接应用于提高设计错误诊断的准确性。
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公开(公告)号：CN1560918A
公开(公告)日：2005-01-05
申请号：CN200410039661.1
申请日：2004-03-12
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及超大规模集成电路的设计验证与错误诊断技术领域，一种有效的包含黑盒的电路设计验证与错误诊断方法。该方法首先使用并行逻辑模拟验证含黑盒的设计，然后用基于可满足性(SAT)的布尔比较增强模拟算法。包含两个核心步骤：第一步并行逻辑模拟，第二步基于可满足性的布尔比较。其主要特点：1)使用规范电路的固定型故障测试集并行模拟含黑盒的设计，模拟过程中用两位布尔值(0和1)编码每个电路信号。2)在基于可满足性的布尔比较过程中，使用全称量化的合取范式公式(CNF)表示未知约束。3)该方法不需要修改电路结构，降低了计算复杂性，可以应用到大型设计验证。4)该方法可以直接应用于提高设计错误诊断的准确性。
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公开(公告)号：CN1560769A
公开(公告)日：2005-01-05
申请号：CN200410007711.8
申请日：2004-03-05
Applicant: 中国科学院计算技术研究所
IPC: G06F17/50
Abstract: 本发明涉及超大规模集成电路设计验证技术领域，特别是组合电路的形式验证方法——等价性检验方法。该方法是以可满足性算法为引擎，增量地验证整个电路设计，所述方法具有两个阶段，第一阶段是确定两个电路内部的候选等价信号，并通过电路结构分析，对候选等价信号作静态筛选，第二阶段是通过子句分组实现增量可满足性方法，并验证每对候选信号的等价性。其主要特点在于：1)通过电路结构分析对电路内部的候选等价信号进行筛选，在验证过程中则动态地选择分割集中的等价信号，保证分割集中信号是相互独立的。2)通过对子句进行分组，来实现增量的可满足性算法，节省计算资源，提高算法性能和处理能力。
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