公开(公告)号：CN111562898A

公开(公告)日：2020-08-21

申请号：CN202010391104.5

申请日：2020-05-11

Applicant: 上海大学

Inventor： 张俊杰 ,  田森 ,  曹炳尧 ,  庄耀宇 ,  杨丹 ,  张倩武 ,  陈健 ,  宋英雄 ,  李迎春

IPC: G06F7/24

Abstract: 本发明公开了一种基于FPGA实现的多级归并排序方法，包括以下步骤：步骤1，分别检测多个2归并排序模块，每个2归并排序模块包括待排序数据A和待排序数据B；步骤2，分别对多个2归并排序模块进行归并排序，并分别输出排列结果；步骤3，排列结果作为下一级的待排序队列，进入下一级的2归并排序模块，重复步骤1和步骤2，直到输出最终排列结果。本发明的一种基于FPGA实现的多级归并排序方法，使归并排序数增加时，门级数恒定，并且可以实现任意长度排序队列进行归并。

公开(公告)号：CN111562898B

公开(公告)日：2023-06-09

申请号：CN202010391104.5

申请日：2020-05-11

Applicant: 上海大学

Inventor： 张俊杰 ,  田森 ,  曹炳尧 ,  庄耀宇 ,  杨丹 ,  张倩武 ,  陈健 ,  宋英雄 ,  李迎春

IPC: G06F7/24

Abstract: 本发明公开了一种基于FPGA实现的多级归并排序方法，包括以下步骤：步骤1，分别检测多个2归并排序模块，每个2归并排序模块包括待排序队列A和待排序队列B；步骤2，分别对多个2归并排序模块进行归并排序，并分别输出排列结果；步骤3，排列结果作为下一级的待排序队列，进入下一级的2归并排序模块，重复步骤1和步骤2，直到输出最终排列结果。本发明的一种基于FPGA实现的多级归并排序方法，使归并排序数增加时，门级数恒定，并且可以实现任意长度排序队列进行归并。