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公开(公告)号：CN117116754A
公开(公告)日：2023-11-24
申请号：CN202310504816.7
申请日：2023-05-06
Applicant: 三星电子株式会社
IPC: H01L21/308
Abstract: 提供了用于制造半导体器件的方法，在所述方法中，在包括第一区域和第二区域的衬底上顺序地堆叠掩模层、缓冲层和第一芯模层。在所述第一区域中在所述缓冲层上形成第一芯模图案，并且在所述第二区域中形成覆盖所述缓冲层的第二芯模图案。在所述缓冲层上形成接触所述第一芯模图案和所述第二芯模图案的侧壁的第一间隔物。所述第一芯模图案被去除。在所述衬底上形成缓冲层图案和初步掩模图案。所述第二芯模图案被去除。另外，形成掩模图案。所述缓冲层包括与所述掩模层相比具有较低的电导率并且相对于所述掩模层具有蚀刻选择性的材料。
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