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公开(公告)号：CN101241749A
公开(公告)日：2008-08-13
申请号：CN200710199789.8
申请日：2007-12-24
Applicant: 三星电子株式会社
CPC classification number: G11C11/4091 , G11C7/065 , G11C2207/005
Abstract: 一种半导体存储器设备的读出放大器电路及其操作方法，其中读出放大器电路包括：与位线连接来读出和放大位线的信号的位线读出放大器，以及基于位线读出放大器的逻辑阈值来校准位线的电压电平的校准电路。在位线的电压电平被校准之后，位线读出放大器读出和放大位线的信号。位线读出放大器可以包括2－级级联锁存器，其包括具有与位线连接的输入端子的第一反相器；以及第二反相器，其具有与第一反相器的输出端子连接的输入端子和与位线连接的输出端子，并且响应于读出控制信号被启用/禁用。校准电路包括开关元件，其连接在第一反向器的输出端子和位线之间，并且响应于校准控制信号被导通或关断。
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公开(公告)号：CN100428362C
公开(公告)日：2008-10-22
申请号：CN03152438.9
申请日：2003-07-30
Applicant: 三星电子株式会社
IPC: G11C11/4091
CPC classification number: G11C7/1069 , G11C7/1048 , G11C7/1051
Abstract: 一种集成电路存储器件，可以包括具有多个存储单元的存储单元阵列，以及被配置用来放大来自存储单元阵列的存储单元的一对位线上的数据、并在数据线和互补数据线上提供被放大的数据的位线读出放大器。有源负载电路包括：电连接在数据线与电压源之间的第一负载器件，其中，第一负载器件的电阻响应数据线的电平而改变。有源负载电路也包括：电连接在互补数据线与电压源之间的第二负载器件，其中，第二负载器件的电阻响应互补数据线的电平而改变。也讨论了相关的方法。
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Patent Agency Ranking
公开(公告)号：CN1484246A
公开(公告)日：2004-03-24
申请号：CN03152438.9
申请日：2003-07-30
Applicant: 三星电子株式会社
IPC: G11C11/4091
CPC classification number: G11C7/1069 , G11C7/1048 , G11C7/1051
Abstract: 一种集成电路存储器件，可以包括具有多个存储单元的存储单元阵列，以及被配置用来放大来自存储单元阵列的存储单元的一对位线上的数据、并在数据线和互补数据线上提供被放大的数据的位线读出放大器。有源负载电路包括：电连接在数据线与电压源之间的第一负载器件，其中，第一负载器件的电阻响应数据线的电平而改变。有源负载电路也包括：电连接在互补数据线与电压源之间的第二负载器件，其中，第二负载器件的电阻响应互补数据线的电平而改变。也讨论了相关的方法。
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公开(公告)号：CN109785894A
公开(公告)日：2019-05-21
申请号：CN201811351737.2
申请日：2018-11-14
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 本申请提供一种半导体存储器装置、存储器系统和操作半导体存储器装置的方法。所述半导体存储器装置可包括存储器单元阵列、错误校正电路、输入/输出(I/O)门控电路和控制逻辑电路。在第一写操作模式下，所述控制逻辑电路可控制所述I/O门控电路以选择子页，从所述子页读取包括第一子单元数据、第二子单元数据和第一奇偶数据的第一单元数据，以及将所述第一单元数据提供至错误校正电路。所述控制逻辑电路还可控制所述错误校正电路，以对第一单元数据执行错误校正码解码以产生综合数据，基于第一单元数据的一部分产生第二奇偶数据，以及基于写奇偶数据、第二奇偶数据和综合数据产生第三奇偶数据。
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公开(公告)号：CN109785894B
公开(公告)日：2024-05-07
申请号：CN201811351737.2
申请日：2018-11-14
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 本申请提供一种半导体存储器装置、存储器系统和操作半导体存储器装置的方法。所述半导体存储器装置可包括存储器单元阵列、错误校正电路、输入/输出(I/O)门控电路和控制逻辑电路。在第一写操作模式下，所述控制逻辑电路可控制所述I/O门控电路以选择子页，从所述子页读取包括第一子单元数据、第二子单元数据和第一奇偶数据的第一单元数据，以及将所述第一单元数据提供至错误校正电路。所述控制逻辑电路还可控制所述错误校正电路，以对第一单元数据执行错误校正码解码以产生综合数据，基于第一单元数据的一部分产生第二奇偶数据，以及基于写奇偶数据、第二奇偶数据和综合数据产生第三奇偶数据。
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公开(公告)号：CN109215722B
公开(公告)日：2023-05-26
申请号：CN201810523603.8
申请日：2018-05-28
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 一种包括存储单元阵列的半导体存储装置的纠错电路，纠错电路包括存储纠错码的纠错码存储器以及纠错码引擎。所述纠错码由生成矩阵表示。所述纠错码引擎使用所述纠错码、基于主数据来产生第一奇偶校验数据，并使用所述第一奇偶校验数据来纠正从所述存储单元阵列读取的所述主数据中的至少一个错误位。所述主数据包括多个数据位，所述多个数据位被划分成多个子码字群组。所述纠错码包括多个列向量，所述多个列向量被划分成与所述子码字群组对应的多个码群组。所述列向量具有被配置成限制其中出现误纠正位的子码字群组的位置的元素，其中所述误纠正位是由于所述主数据中的错误位而产生的。也提供一种半导体存储装置及存储系统。
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公开(公告)号：CN109215722A
公开(公告)日：2019-01-15
申请号：CN201810523603.8
申请日：2018-05-28
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 一种包括存储单元阵列的半导体存储装置的纠错电路，纠错电路包括存储纠错码的纠错码存储器以及纠错码引擎。所述纠错码由生成矩阵表示。所述纠错码引擎使用所述纠错码、基于主数据来产生第一奇偶校验数据，并使用所述第一奇偶校验数据来纠正从所述存储单元阵列读取的所述主数据中的至少一个错误位。所述主数据包括多个数据位，所述多个数据位被划分成多个子码字群组。所述纠错码包括多个列向量，所述多个列向量被划分成与所述子码字群组对应的多个码群组。所述列向量具有被配置成限制其中出现误纠正位的子码字群组的位置的元素，其中所述误纠正位是由于所述主数据中的错误位而产生的。也提供一种半导体存储装置及存储系统。
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