页面缓存器和包括页面缓存器的多状态非易失性存储设备

    公开(公告)号:CN100527278C

    公开(公告)日:2009-08-12

    申请号:CN200510108637.3

    申请日:2005-10-10

    Abstract: 一种存储器单元阵列包括连接到多个非易失性存储器单元的位线,其中所述非易失性存储器单元可选择性地编程为至少是第一、第二、第三和第四阈值电压状态中的一个,并且其中第一、第二、第三和第四阈值电压状态对应于由第一和第二位定义的四个不同的数据值。页面缓存器电路存储逻辑值作为主锁存数据,并且其响应主锁存信号而根据位线的电压电平选择性地翻转主锁存数据的逻辑值。副锁存电路存储逻辑值作为副锁存数据,并且其响应副锁存信号而根据位线的电压电平选择性地翻转副锁存数据的逻辑值。所述存储设备可在读出模式和编程模式中操作,其中所述页面缓存器电路选择性地响应副锁存数据,禁止在编程模式中翻转主锁存数据的逻辑值。

    页面缓存器和包括页面缓存器的多状态非易失性存储设备

    公开(公告)号:CN1779860A

    公开(公告)日:2006-05-31

    申请号:CN200510108637.3

    申请日:2005-10-10

    Abstract: 一种存储器单元阵列包括连接到多个非易失性存储器单元的位线,其中所述非易失性存储器单元可选择性地编程为至少是第一、第二、第三和第四阈值电压状态中的一个,并且其中第一、第二、第三和第四阈值电压状态对应于由第一和第二位定义的四个不同的数据值。页面缓存器电路存储逻辑值作为主锁存数据,并且其响应主锁存信号而根据位线的电压电平选择性地翻转主锁存数据的逻辑值。副锁存电路存储逻辑值作为副锁存数据,并且其响应副锁存信号而根据位线的电压电平选择性地翻转副锁存数据的逻辑值。所述存储设备可在读出模式和编程模式中操作,其中所述页面缓存器电路选择性地响应副锁存数据,禁止在编程模式中翻转主锁存数据的逻辑值。

    页面缓存器和包括页面缓存器的非易失性半导体存储器

    公开(公告)号:CN1779859A

    公开(公告)日:2006-05-31

    申请号:CN200510108634.X

    申请日:2005-10-10

    Abstract: 在一方面,提供了一种可在编程模式和读出模式中操作的非易失性存储器设备。该存储器设备包括具有多个非易失性存储器单元、多条字线、和多条位线的存储器单元阵列。该存储器设备还包括用于输出从存储器阵列的位线读出的数据的内部数据输出线、和可操作性地连接在存储器单元阵列的位线和内部数据输出线之间的页面缓存器。该页面缓存器包括选择性地连接到位线的检测节点、具有选择性地连接到检测节点的锁存节点的锁存电路,在编程模式和读出模式中设置锁存节点的逻辑电压的锁存输入路径、和从锁存输入路径分离并且根据锁存节点的逻辑电压设置内部数据输出线的逻辑电压的锁存输出路径。

    包括相机的电子装置
    5.
    发明公开

    公开(公告)号:CN119836788A

    公开(公告)日:2025-04-15

    申请号:CN202380067044.3

    申请日:2023-10-04

    Abstract: 根据本文公开的实施例的电子装置可以包括图像传感器、处理器和存储器。图像传感器可以包括:至少一个光电二极管;传输门,其将至少一个光电二极管连接到第一节点(FD1节点);第一电容器,其连接到第一节点并且具有第一电容;动态范围门,其连接在第一节点与第二节点(FD2节点)之间;第二电容器,其连接到第二节点并且具有第二电容;以及微控制器单元。通过本说明书理解的其他实施例也是可行的。

    包括图像传感器的电子设备及其操作方法

    公开(公告)号:CN114846608A

    公开(公告)日:2022-08-02

    申请号:CN202080090049.4

    申请日:2020-12-22

    Abstract: 提供了一种电子设备,该电子设备包括图像传感器、相机模块和处理器。该图像传感器相机模块的操作设置和外部环境条件,并且在识别出操作设置是预览模式并且外部环境条件是高照度环境时,该图像传感器识别与第一光电二极管和第二光电二极管的信号相对应的第一区域信号,第一光电二极管和第二光电二极管彼此串接并且包括在第一单元像素中,并且识别与第五光电二极管和第六光点二极管的信号相对应的第二区域信号,第五光点二极管包括在第二单元像素中且与第一光电二极管的位置相对应,第六光点二极管包括在第二单元像素中且与第二光电二极管的位置相对应,并且基于第一区域信号和第二区域信号来形成第一自动聚焦(AF)信息。

    页面缓存器和包括页面缓存器的非易失性半导体存储器

    公开(公告)号:CN100527277C

    公开(公告)日:2009-08-12

    申请号:CN200510108634.X

    申请日:2005-10-10

    Abstract: 在一方面,提供了一种可在编程模式和读出模式中操作的非易失性存储器设备。该存储器设备包括具有多个非易失性存储器单元、多条字线、和多条位线的存储器单元阵列。该存储器设备还包括用于输出从存储器阵列的位线读出的数据的内部数据输出线、和可操作性地连接在存储器单元阵列的位线和内部数据输出线之间的页面缓存器。该页面缓存器包括选择性地连接到位线的检测节点、具有选择性地连接到检测节点的锁存节点的锁存电路,在编程模式和读出模式中设置锁存节点的逻辑电压的锁存输入路径、和从锁存输入路径分离并且根据锁存节点的逻辑电压设置内部数据输出线的逻辑电压的锁存输出路径。

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