低密度奇偶校验解码器和储存装置

    公开(公告)号:CN116170029A

    公开(公告)日:2023-05-26

    申请号:CN202211467166.5

    申请日:2022-11-22

    Abstract: 一种低密度奇偶校验(LDPC)解码器,其用码字的值将可变节点初始化并且输出参考不规则的奇偶校验矩阵更新的可变节点作为解码的消息。该LDPC解码器包括:多个单位逻辑电路,其在单模式或多模式下操作,在单模式中,所有单位逻辑电路更新包括至少一个可变节点的一个可变节点组,在多模式中,单位逻辑电路中的每一个通过更新不同的可变节点而并行地更新多个可变节点组;以及模式控制器,其控制多个单位逻辑电路,以在单模式下更新可变节点组中的其程度大于阈值程度的高程度可变节点组,并且在多模式下更新可变节点组中的其程度小于或等于阈值程度的低程度可变节点组。

    执行高效纠错码译码的存储器控制器和包括其的存储装置

    公开(公告)号:CN119296626A

    公开(公告)日:2025-01-10

    申请号:CN202410633521.4

    申请日:2024-05-21

    Abstract: 提供了执行高效纠错码译码的存储器控制器和包括其的存储装置。所述存储器控制器包括:数据格式化器,接收第一硬判决数据至第N硬判决数据以及第一软判决数据至第N软判决数据,并且对第一硬判决数据至第N硬判决数据以及第一软判决数据至第N软判决数据执行格式化操作;以及纠错码(ECC)电路,从数据格式化器接收第一硬判决数据至第N硬判决数据以及第一软判决数据至第N软判决数据,并且通过ECC译码处理来纠正第一页上的错误,其中,数据格式化器执行格式化操作,使得第一硬判决数据至第N硬判决数据以及第一软判决数据至第N软判决数据以与从存储器装置接收它们的顺序不同的顺序被提供到ECC电路。

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