公开(公告)号：CN115642157A

公开(公告)日：2023-01-24

申请号：CN202210803301.2

申请日：2022-07-07

Applicant: 三星电子株式会社

Inventor： 李在夏 ,  金亨珪 ,  柳泰俊 ,  千云先

IPC: H01L27/092 ,  H01L27/02

Abstract: 根据本发明构思的实施例的半导体装置包括多个标准单元，所述多个标准单元位于平行于衬底的上表面并且彼此相交的第一方向和第二方向上，并且所述多个标准单元中的每一个标准单元具有一个或更多个栅极结构以及一个或更多个有源区，并且在提供相同电路且在标准单元区域中位于不同位置处的一些标准单元中，输入线或/和输出线位于不同位置。

公开(公告)号：CN113539310A

公开(公告)日：2021-10-22

申请号：CN202110404413.6

申请日：2021-04-15

Applicant: 三星电子株式会社

Inventor： 姜秉坤 ,  金佑奎 ,  柳泰俊 ,  李达熙

IPC: G11C7/10 ,  G11C7/22 ,  G11C11/4063

Abstract: 一种主锁存电路，包括：串联连接的第一p型晶体管、第一n型晶体管和第二n型晶体管；连接到第一p型晶体管和第一n型晶体管的第一节点；以及NAND电路，被配置为接收第一节点的信号和时钟信号并输出的NAND运算的结果到第二节点，其中第一p型晶体管的栅极连接至第二节点。

公开(公告)号：CN115831957A

公开(公告)日：2023-03-21

申请号：CN202211131464.7

申请日：2022-09-15

Applicant: 三星电子株式会社

Inventor： 金佑奎 ,  金昌泛 ,  柳泰俊 ,  李承珉

IPC: H01L27/02

Abstract: 提供了一种标准单元和包括其的集成电路。该标准单元提供在第一行和第二行中。该标准单元包括：第一电路区，提供在第一行中并包括多个第一晶体管；第二电路区，提供在第二行中并包括多个第二晶体管；第一输入引脚，提供在第一电路区中并被配置为接收第一输入信号；以及第二输入引脚，提供在第二电路区中并被配置为接收第二输入信号。第一输入信号输入到所述多个第一晶体管中的每个的栅极端子，第二输入信号输入到所述多个第二晶体管中的每个的栅极端子。第一电路区关于第二水平方向对称，第二电路区关于第二水平方向对称。

公开(公告)号：CN117895941A

公开(公告)日：2024-04-16

申请号：CN202311255611.6

申请日：2023-09-26

Applicant: 三星电子株式会社

Inventor： 李达熙 ,  姜秉坤 ,  金佑奎 ,  金昌泛 ,  朴珉廷 ,  柳泰俊

IPC: H03K19/20 ,  G06F30/32

Abstract: 一种集成电路，包括一系列行中的多个单元，其中，多个单元中的第一单元包括：多个逻辑电路，多个逻辑电路中的每个逻辑电路被配置为根据输入比特信号独立地生成输出比特信号；第一输入引脚组，包括共同连接到多个逻辑电路的至少一个输入引脚；第二输入引脚组，包括共同连接到多个逻辑电路中的两个或更多个逻辑电路的至少一个输入引脚；以及第三输入引脚组，包括分别排他性地连接到多个逻辑电路中的至少一个逻辑电路的至少一个输入引脚。

公开(公告)号：CN117650144A

公开(公告)日：2024-03-05

申请号：CN202310535650.5

申请日：2023-05-12

Applicant: 三星电子株式会社

Inventor： 柳泰俊 ,  金昌汎 ,  薛太仲

IPC: H01L27/092 ,  H01L21/8238

Abstract: 提供了一种半导体装置。该半导体装置包括：位于衬底上的逻辑单元区域；位于逻辑单元区域上的包括多个金属层的互连层；以及位于互连层中的第一竖直结构，其中，第一竖直结构将逻辑单元区域竖直地连接至多个金属层中的最上部金属层，多个单元结构中的每一个包括下过孔件、下互连线、上过孔件以及上互连线，多个单元结构中的每一个相应的单元结构的下互连线和上互连线彼此交叉，并且多个单元结构中的每一个的上互连线包括第一上互连线。

公开(公告)号：CN114388494A

公开(公告)日：2022-04-22

申请号：CN202111140781.0

申请日：2021-09-28

Applicant: 三星电子株式会社

Inventor： 姜秉坤 ,  柳泰俊 ,  梁承贤 ,  李达熙

IPC: H01L27/02 ,  H01L27/118

Abstract: 提供了一种半导体器件。该半导体器件包括：在第一方向上延伸的多条电源线；第一晶体管，每个第一晶体管形成在第一区域中并具有第一阈值电压；以及第二晶体管，每个第二晶体管形成在第二区域中并具有高于第一阈值电压的第二阈值电压。所述多条电源线中的一条插置在第一区域和第二区域之间，第一晶体管实现多路复用器的第一部分、时钟缓冲器和第一锁存器，该多路复用器的第一部分、时钟缓冲器和第一锁存器设置在数据路径上，第二晶体管实现多路复用器电路的第二部分和第二锁存器，该多路复用器电路的第二部分和第二锁存器设置在反馈路径上，多路复用器电路的第一部分和多路复用器电路的第二部分沿着第一方向设置在公共位置。