公开(公告)号：CN116156892A

公开(公告)日：2023-05-23

申请号：CN202211454905.7

申请日：2022-11-21

Applicant: 三星电子株式会社

Inventor： 林秀焕 ,  金尚勋 ,  罗青宰

IPC: H10B43/20 ,  H10B41/20

Abstract: 提供了一种半导体装置和数据存储系统。半导体装置包括：下结构；图案结构，其包括按次序堆叠在下结构上的第一图案层至第三图案层；栅电极，其堆叠在图案结构上并且在垂直于图案结构的上表面的第一方向上彼此间隔开；以及沟道结构，其穿过栅电极。沟道结构包括沟道层和金属半导体化合物层。金属半导体化合物层与沟道层和第二图案层接触。沟道结构穿过第二图案层和第三图案层，并且延伸至第一图案层中。第二图案层具有接触金属半导体化合物层的第一金属层。金属半导体化合物层的至少一部分在垂直于第一方向的第二方向上与下栅电极重叠。

公开(公告)号：CN113889483A

公开(公告)日：2022-01-04

申请号：CN202110748426.5

申请日：2021-07-02

Applicant: 三星电子株式会社

Inventor： 林秀焕 ,  郑载勳 ,  金尚勳 ,  金泰勳 ,  李性灿

IPC: H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582

Abstract: 提供了一种半导体装置。所述半导体装置包括：栅电极和绝缘层，在基底上彼此间隔开，并且在与基底的上表面垂直的方向上交替地堆叠；以及沟道结构，延伸穿过堆叠结构。沟道结构中的一些沟道结构包括沟道绝缘层、位于沟道绝缘层上的垫层以及沟道层。沟道层包括第一沟道区和第二沟道区，第二沟道区具有比第一沟道区的长度短的长度并且包括具有第一导电类型的杂质的半导体材料，并且垫层包括掺杂有第二导电类型杂质的半导体材料。第二沟道区的下表面的高度水平等于或低于第一擦除栅电极的下表面的高度水平。

公开(公告)号：CN118057537A

公开(公告)日：2024-05-21

申请号：CN202311192837.6

申请日：2023-09-14

Applicant: 三星电子株式会社

Inventor： 林秀焕 ,  李炅奂 ,  金容锡

IPC: G11C16/14 ,  G11C16/24 ,  G11C16/34

Abstract: 能够以小于块的单位执行擦除操作的存储设备可以包括非易失性存储器和处理电路，处理电路配置为：将擦除电压施加到多个存储器块中的至少一个存储器块的多条位线中的第一位线；将擦除禁止电压施加到多条位线中的第二位线，擦除禁止电压具有比擦除电压的电压电平低的电压电平；以及使公共源极线浮置，以通过使公共源极线浮置导致存储在连接到第一位线的至少一个第一单元串中包括的至少一个第一存储器单元中的数据的擦除，并保留存储在连接到第二位线的至少一个第二单元串中包括的至少一个第二存储器单元中的数据。

公开(公告)号：CN115696930A

公开(公告)日：2023-02-03

申请号：CN202210895322.1

申请日：2022-07-26

Applicant: 三星电子株式会社

Inventor： 林秀焕 ,  金南斌 ,  金森基 ,  金泰勋 ,  杨韩光 ,  李昌熙 ,  郑载勋 ,  崔亨源

IPC: H10B43/35 ,  H10B43/20 ,  H10B43/40 ,  H10B43/50

Abstract: 提供了一种半导体装置和包括该半导体装置的数据存储系统。该半导体装置包括：下结构，其包括半导体衬底和半导体衬底上的电路装置；堆叠结构，其包括在竖直方向上交替的层间绝缘层和栅电极；以及沟道结构，其穿透堆叠结构。沟道结构包括核心绝缘层、沟道层、栅极电介质层和沟道焊盘。沟道焊盘的一部分在水平方向上与栅电极之中的最上面的栅电极重叠。沟道焊盘包括第一焊盘层和第一焊盘层上的第二焊盘层。第二焊盘层包括掺杂有杂质并且具有N型导电性的掺杂的多晶硅。第一焊盘层包括未掺杂的多晶硅区域和掺杂的多晶硅区域中的至少一个，该掺杂的多晶硅区域具有N型导电性，并且具有比第二焊盘层的杂质浓度低的杂质浓度。

公开(公告)号：CN117858516A

公开(公告)日：2024-04-09

申请号：CN202311277941.5

申请日：2023-09-28

Applicant: 三星电子株式会社

Inventor： 金森基 ,  金南斌 ,  金泰勋 ,  林秀焕 ,  崔亨源

IPC: H10B80/00 ,  H01L29/423 ,  H01L29/10

Abstract: 一种垂直半导体器件，包括：图案结构，包括交替且重复堆叠在衬底上的多个绝缘图案和多个栅电极，其中图案结构包括用作擦除晶体管的栅电极的第一栅电极，其中第一栅电极是多个栅电极中的一个；以及在穿过图案结构的沟道孔中的沟道结构，其中沟道结构包括数据存储结构、第一沟道、未掺杂半导体衬垫、掺杂半导体图案、填充绝缘图案和覆盖图案，其中数据存储结构、第一沟道、未掺杂半导体衬垫和掺杂半导体图案顺序地设置在第一栅电极的侧壁上。

公开(公告)号：CN117412604A

公开(公告)日：2024-01-16

申请号：CN202310863256.4

申请日：2023-07-13

Applicant: 三星电子株式会社

Inventor： 林秀焕 ,  金容锡 ,  金柱亨 ,  李珉浚

IPC: H10B51/20 ,  H10B51/30 ,  H10B41/30 ,  H10B41/27

Abstract: 本公开提供了用于操作和制造半导体器件的方法、装置和系统。在一些实施例中，一种半导体器件包括：堆叠结构，包括层间绝缘层和栅电极；沟道层，设置在穿透堆叠结构的腔体内部；数据存储层，设置在堆叠结构和沟道层之间；数据存储图案，设置在数据存储层和栅电极之间；以及介电层，设置在数据存储图案和栅电极之间。层间绝缘层和栅电极在第一方向上交替且重复地堆叠。数据存储层的第一材料不同于数据存储图案的第二材料。