公开(公告)号：CN110021315A

公开(公告)日：2019-07-16

申请号：CN201910015369.2

申请日：2019-01-08

Applicant: 三星电子株式会社

Inventor： 蔡官烨 ,  李炯权

IPC: G11C7/22

Abstract: 本申请提供一种用于多区块存储器的接口电路。所述电路包括：第一延迟线电路，其通过延迟第二数据选通来产生第一数据选通，以使得所述第一数据选通的边沿在第一时间间隔中对齐；以及采样电路，其在所述第一数据选通的边沿对所述第一数据信号采样，其中，多个数据信号包括所述第一数据信号和所述第二数据信号，其中所述多个数据信号的时序从参考数据选通的参考时序偏离多个时长，其中，所述第一数据信号从所述参考时序偏离所述多个时长中的第一时长，并且其中，所述第二数据选通的边沿在第二时间间隔中对齐，其中，所述第二数据信号的时序从所述参考时序偏离所述多个时长中的最短时长。

公开(公告)号：CN110021315B

公开(公告)日：2024-06-04

申请号：CN201910015369.2

申请日：2019-01-08

Applicant: 三星电子株式会社

Inventor： 蔡官烨 ,  李炯权

IPC: G11C7/22

Abstract: 本申请提供一种用于多区块存储器的接口电路。所述电路包括：第一延迟线电路，其通过延迟第二数据选通来产生第一数据选通，以使得所述第一数据选通的边沿在第一时间间隔中对齐；以及采样电路，其在所述第一数据选通的边沿对所述第一数据信号采样，其中，多个数据信号包括所述第一数据信号和所述第二数据信号，其中所述多个数据信号的时序从参考数据选通的参考时序偏离多个时长，其中，所述第一数据信号从所述参考时序偏离所述多个时长中的第一时长，并且其中，所述第二数据选通的边沿在第二时间间隔中对齐，其中，所述第二数据信号的时序从所述参考时序偏离所述多个时长中的最短时长。

公开(公告)号：CN107786764B

公开(公告)日：2020-06-30

申请号：CN201710418689.3

申请日：2017-06-06

Applicant: 三星电子株式会社

Inventor： 许峻豪 ,  张虎郎 ,  金锡灿 ,  姜仁邰 ,  李相宪 ,  蔡官烨 ,  李俊熙 ,  朴相勋 ,  李在哲 ,  李炯权

IPC: H04B1/44 ,  H04B15/00 ,  H04J3/06 ,  H04M11/06

Abstract: 本申请提供一种调制解调器芯片和包括调制解调器芯片的应用处理器。调制解调器芯片与射频芯片进行通信，并且包括：数字接口，其配置为基于数字通信从射频芯片接收包括多个样本的数据。逻辑块基于调制解调器芯片中的时钟信号生成帧同步信号，将所生成的帧同步信号提供给数字接口，并且与帧同步信号同步地接收所述多个样本。

公开(公告)号：CN107733428B

公开(公告)日：2022-03-04

申请号：CN201710173186.4

申请日：2017-03-22

Applicant: 三星电子株式会社

Inventor： 蔡官烨 ,  李信泳 ,  李炯权

IPC: H03L7/081

Abstract: 提供一种延迟锁定环(DLL)电路、集成电路(IC)和用于控制它的方法。DLL电路包括：预处理电路，被配置为基于输入的时钟信号产生第一脉冲信号和第二脉冲信号，第一脉冲信号和第二脉冲信号具有时钟信号的一个时钟周期的s/2(其中，s为正整数)倍的相位差；延迟线，被配置为通过将第一脉冲信号延迟与选择值相应的延迟量来产生延迟信号；相位检测器，被配置为检测延迟信号与第二脉冲信号之间的相位差；控制逻辑，被配置为基于由相位检测器检测到的延迟信号与第二脉冲信号之间的相位差来调节选择值，以便将延迟信号与第二脉冲信号同步。

公开(公告)号：CN107786764A

公开(公告)日：2018-03-09

申请号：CN201710418689.3

申请日：2017-06-06

Applicant: 三星电子株式会社

Inventor： 许峻豪 ,  张虎郎 ,  金锡灿 ,  姜仁邰 ,  李相宪 ,  蔡官烨 ,  李俊熙 ,  朴相勋 ,  李在哲 ,  李炯权

IPC: H04M11/06 ,  H04J3/06 ,  H04B15/00

Abstract: 本申请提供一种调制解调器芯片和包括调制解调器芯片的应用处理器。调制解调器芯片与射频芯片进行通信，并且包括：数字接口，其配置为基于数字通信从射频芯片接收包括多个样本的数据。逻辑块基于调制解调器芯片中的时钟信号生成帧同步信号，将所生成的帧同步信号提供给数字接口，并且与帧同步信号同步地接收所述多个样本。

公开(公告)号：CN107733428A

公开(公告)日：2018-02-23

申请号：CN201710173186.4

申请日：2017-03-22

Applicant: 三星电子株式会社

Inventor： 蔡官烨 ,  李信泳 ,  李炯权

IPC: H03L7/081

CPC classification number: H03L1/00 ,  H03L7/07 ,  H03L7/0805 ,  H03L7/0814

Abstract: 提供一种延迟锁定环(DLL)电路、集成电路(IC)和用于控制它的方法。DLL电路包括：预处理电路，被配置为基于输入的时钟信号产生第一脉冲信号和第二脉冲信号，第一脉冲信号和第二脉冲信号具有时钟信号的一个时钟周期的s/2(其中，s为正整数)倍的相位差；延迟线，被配置为通过将第一脉冲信号延迟与选择值相应的延迟量来产生延迟信号；相位检测器，被配置为检测延迟信号与第二脉冲信号之间的相位差；控制逻辑，被配置为基于由相位检测器检测到的延迟信号与第二脉冲信号之间的相位差来调节选择值，以便将延迟信号与第二脉冲信号同步。