公开(公告)号：CN112540867B

公开(公告)日：2024-06-28

申请号：CN202010796384.8

申请日：2020-08-10

Applicant: 三星电子株式会社

Inventor： 宋元亨 ,  金泽耘 ,  尹皓省 ,  李琉婷 ,  崔璋石

IPC: G06F11/10 ,  G11C29/42

Abstract: 提供一种存储模块以及存储控制器的纠错方法。所述存储模块包括：第一存储芯片，均具有第一输入/输出宽度并且被配置为存储数据；第二存储芯片，具有第二输入/输出宽度并且被配置为存储用于纠正所述数据中的错误的纠错码；以及驱动器电路，被配置为从存储控制器接收时钟信号、命令和地址，并向所述第一存储芯片和所述第二存储芯片发送所述时钟信号、所述命令和所述地址。每个所述第一存储芯片的地址深度不同于所述第二存储芯片的地址深度。

公开(公告)号：CN112540867A

公开(公告)日：2021-03-23

申请号：CN202010796384.8

申请日：2020-08-10

Applicant: 三星电子株式会社

Inventor： 宋元亨 ,  金泽耘 ,  尹皓省 ,  李琉婷 ,  崔璋石

IPC: G06F11/10 ,  G11C29/42

Abstract: 提供一种存储模块以及存储控制器的纠错方法。所述存储模块包括：第一存储芯片，均具有第一输入/输出宽度并且被配置为存储数据；第二存储芯片，具有第二输入/输出宽度并且被配置为存储用于纠正所述数据中的错误的纠错码；以及驱动器电路，被配置为从存储控制器接收时钟信号、命令和地址，并向所述第一存储芯片和所述第二存储芯片发送所述时钟信号、所述命令和所述地址。每个所述第一存储芯片的地址深度不同于所述第二存储芯片的地址深度。