本申请公开了一种时间数字转换装置、时间相关单光子计数系统和时间数字转换方法。其中，时间数字转换方法利用FPGA按周期生成门脉冲信号，门脉冲信号脉宽为半周期并具有起始沿和结束沿；利用ASIC根据门脉冲信号生成事件的细时间值；由FPGA接收细时间值，当细时间值小于半周期值时对起始沿计数以生成粗时间值，而当细时间值大于或等于半周期值时对结束沿计数以生成粗时间值，再由FPGA将粗时间值和细时间值合并生成时间值；时间数字转换装置实现了上述方法，时间相关单光子计数系统利用了上述时间数字转换装置。上述技术方案能够避免测量量程过长时，由于ASIC粗时间值位数过大导致计数效率低的问题，同时又能利用ASIC高精度、bin宽度均匀和良好的温度稳定性等优点。