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公开(公告)号：CN109065607B
公开(公告)日：2020-11-13
申请号：CN201810948820.1
申请日：2018-08-20
Applicant: 电子科技大学
IPC: H01L29/06 , H01L21/336 , H01L29/739
Abstract: 一种双极型功率半导体器件及其制备方法，属于半导体功率器件技术领域。本发明在保持传统双极型功率半导体器件阴极结构不变的前提下，通过在器件阳极区引入一个阳极沟槽栅结构及源极区和/或基区，在不影响器件正常工作和开通的情况下,通过控制阳极沟槽栅结构，旁路阳极二极管的正向导通压降，从而达到降低功率半导体器件正向导通压降的效果。阳极二极管被旁路后，由阳极区向漂移区的少数载流子注入减小，器件在关断时的反向恢复过程时间缩短，提高器件的关断速度，降低了开关损耗。本发明改善了整个N型漂移区的载流子浓度分布以及正向导通压降和开关损耗的折中；并且器件的制作方法不需要增加额外的工艺步骤，与传统器件制作方法兼容。
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公开(公告)号：CN107785414B
公开(公告)日：2020-10-02
申请号：CN201711021619.0
申请日：2017-10-27
Applicant: 电子科技大学
IPC: H01L29/739 , H01L29/06 , H01L29/36 , H01L21/331
Abstract: 本发明提供一种具有混合导电模式的横向功率器件及其制备方法，包括P型衬底、埋氧化层、N型漂移区、P型基区、N型缓冲区、N型源区、P型接触区、P型集电极区、发射极、集电极、栅介质层、栅电极，N型漂移区表面具有N型条和P型条，N型条和P型条在器件漂移区表面垂直于沟道长度方向相间排列，N型条和P型条下方漂移区中具有介质埋层；N型条、P型条和介质埋层与N型缓冲区之间具有介质槽结构；N型条和P型条的浓度大于N型漂移区的浓度；本发明实现了表面SJ‑LDMOS与LIGBT的混合导电，可以获得更低的导通压降，更高的耐压，更快的开关速度，更低的关断损耗，并消除了snapback效应，大大提升了器件性能。
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公开(公告)号：CN110473917B
公开(公告)日：2020-09-29
申请号：CN201910777572.3
申请日：2019-08-22
Applicant: 电子科技大学
IPC: H01L29/739 , H01L29/06 , H01L29/423 , H01L21/331
Abstract: 本发明属于功率半导体器件技术领域，涉及一种横向IGBT及其制作方法。本发明在传统横向IGBT的基础上在3维方向上引入的超结结构在不影响器件击穿电压的情况下降低了器件的导通电阻，引入的N型电荷存储层能够改善漂移区载流子浓度分布，进一步降低器件的导通压降，同时分离栅结构的引入能够有效屏蔽N型电荷存储层对器件击穿电压的影响并且减小了栅极电容尤其是密勒电容从而提高了器件的开关速度，同时PMOS结构的引入能够加速器件关断状态下载流子的抽取速度，提高了器件的关断速度，减小了器件的开关损耗。
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公开(公告)号：CN109119461B
公开(公告)日：2020-09-29
申请号：CN201810990451.2
申请日：2018-08-28
Applicant: 电子科技大学
IPC: H01L29/06 , H01L21/336 , H01L29/78
Abstract: 一种超结MOS型器件及其制备方法，属于功率半导体器件技术领域。本发明在传统深槽MOS型器件的基础上，通过在漂移区中形成三维超结结构，以此克服厚漂移区和深沟槽所带来漂移区无法完全耗尽的问题，在提高器件耐压性能的同时能够降低其导通电阻，并且无需将栅极结构延伸到氧埋层以提供电场调节作用，从而能够降低栅电容，提高器件开关速度；并进一步引入缓冲层及High K介质区在提高漂移区掺杂浓度的同时保证三维超结结构的电荷平衡特性，进一步改善器件性能和可靠性。由于本发明器件具有U型的导电通道，可实现理想的超结特性，因此使得器件具有耐压高、比导通电阻低、开关速度快的特点，节约了芯片面积，降低了成本。
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公开(公告)号：CN107248533B
公开(公告)日：2020-09-29
申请号：CN201710432727.0
申请日：2017-06-09
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明公开了一种碳化硅VDMOS器件及其制作方法，属于功率半导体技术领域。本发明通过在碳化硅VDMOS器件的JFET区表面直接沉积多晶硅层形成Si/SiC异质结，进而在器件内部集成了一个二极管，优化了器件在逆变电路、斩波电路等领域中的应用。本发明与现有技术中直接采用VDMOS寄生碳化硅二极管相比更易实现正向导通，且具有较低的功率损耗、较快的工作速度以及较高的工作效率；本发明与现有技术中采用在器件外部反并联一个FRD相比，降低了器件使用数目，减少了器件之间的连线，有利于器件微型化发展；此外，本发明降低了栅宽，减少了栅电容，进一步提升了器件工作速度。因此，本发明提出的VDMOS器件在逆变电路、斩波电路等电路领域具有广阔的应用前景。
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Patent Agency Ranking
公开(公告)号：CN110473905B
公开(公告)日：2020-09-15
申请号：CN201910777480.5
申请日：2019-08-22
Applicant: 电子科技大学
IPC: H01L29/06 , H01L21/331 , H01L29/739
Abstract: 本发明属于功率半导体器件技术领域，涉及一种具有自偏置PMOS的分离栅TIGBT及其制作方法。本发明通过在传统的TIGBT基础上引入PMOS结构，在不减小沟道密度的情形下，有效的改善器件正向导通时的饱和电流，提高了器件的短路安全工作能力，同时PMOS结构提供的额外电流泄放通路加速了器件在阻断状态抽取空穴的速度，因此提高了器件的开关速度，减小了器件的开关损耗。同时，对于具有N型电荷存储层的TIGBT，P型埋层能够屏蔽N型电荷存储层对器件击穿特性的影响，因此可以提高N型电荷存储层的掺杂浓度进一步的改善器件正向导通时载流子分布，提高漂移区的电导调制能力，进一步的改善了器件正向导通压降Vce(on)与关断损耗Eoff之间的折中关系。
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公开(公告)号：CN109166924B
公开(公告)日：2020-07-31
申请号：CN201810991168.1
申请日：2018-08-28
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/739 , H01L29/10 , H01L29/06 , H01L21/336 , H01L21/331
Abstract: 本发明提供一种横向MOS型器件及其制备方法，属于半导体功率器件技术领域。本发明通过在传统横向MOS型器件的漂移区中引入深介质沟槽、半绝缘多晶硅柱和缓冲层。深介质沟槽的引入使得器件形成U型导电通道，在同样器件长度下情况下有效增加了漂移区的长度；半绝缘多晶硅柱与漂移区沿深介质沟槽横向延伸方向交替相接形成三维阻性场板结构从而在器件阻断时在漂移区引入多维耗尽作用来提高漂移区的掺杂浓度，并使深沟槽两侧的漂移区宽度不受掺杂剂量的限制，改善了漂移区的电场分布，提高器件击穿电压的同时也降低了器件的比导通电阻/导通压降。缓冲层的引入能够提高三维介质超结结构的电荷平衡特性，从而进一步提高器件的性能和可靠性。
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公开(公告)号：CN108695396B
公开(公告)日：2020-06-30
申请号：CN201810553861.0
申请日：2018-06-01
Applicant: 电子科技大学
IPC: H01L29/872 , H01L29/06 , H01L21/329
Abstract: 一种二极管器件及其制作方法，属于功率半导体器件技术领域。器件的元胞结构包括金属阴极、N+衬底和N‑外延层，N‑外延层的顶层两侧具有沟槽结构，沟槽结构自下而上包括P型半导体区和异质半导体；N‑外延层的顶层还具有P型肖特基势垒接触区，P型肖特基势垒接触区、部分N‑外延层与异质半导体通过沟槽侧壁的介质层相接触，异质半导体、介质层、P型碳化硅欧姆接触区以及N‑外延层形成了超势垒结构。本发明降低了器件的正向开启电压，显著提升了二极管的整流效率，有利于降低器件的通态损耗；同时提高了器件的阻断电压能力，且克服了“镜像力致势垒降低效应”，具有更低的漏电，更大的安全工作区，提高了器件的可靠性。此外，本发明提出器件的制作方法于现有制作工艺相兼容。
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公开(公告)号：CN107275407B
公开(公告)日：2020-03-17
申请号：CN201710433429.3
申请日：2017-06-09
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/16 , H01L29/06 , H01L21/336
Abstract: 本发明公开了一种碳化硅VDMOS器件及其制作方法，属于功率半导体技术领域。本发明通过在传统碳化硅VDMOS器件的JFET区表面刻蚀沟槽，并在沟槽底部引入P型掺杂，同时在沟槽内形成多晶硅层，使得多晶硅层与沟槽侧壁接触形成Si/SiC异质结。本发明在器件内部集成了一个二极管，在二极管工作模式下具有导通压降低，开关速度快和反向恢复特性好的优点，在MOS工作模式时具有击穿电压高，栅极电容小和开关速度快的优点。本发明提出的器件结构优化了其在逆变电路、斩波电路等领域中的应用，并且具有工艺简单，与传统碳化硅VDMOS器件工艺兼容的优点。
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公开(公告)号：CN110504315A
公开(公告)日：2019-11-26
申请号：CN201910812056.X
申请日：2019-08-30
Applicant: 电子科技大学
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 一种沟槽型绝缘栅双极晶体管及其制备方法，属于功率半导体技术领域。本发明通过在沟槽型绝缘栅双极晶体管的第二导电类型浮空区引入第二导电类型沟道MOSFET的元胞结构，其中MOSFET的栅电极与漏极短接零电位，在器件关断时，由于浮空区电位抬升得更高，第一导电类型半导体基区电位也随之升高，当其电位大于MOSFET的阈值电压后，MOSFET开启，空穴从MOSFET的表面沟道流出漏极，从而加快空穴的抽取速度，减小关断时间与关断损耗，改善正向导通与关断损耗的折中特性。此外，本发明还涉及一种沟槽型绝缘栅双极晶体管的制备方法，制作工艺简单可控，与现有工艺兼容性强。
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