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公开(公告)号：CN108199976A
公开(公告)日：2018-06-22
申请号：CN201711469173.8
申请日：2017-12-28
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Inventor： 陶常勇 , 刘勤让 , 沈剑良 , 宋克 , 吕平 , 杨镇西 , 朱珂 , 汪欣 , 谭力波 , 付豪 , 张楠 , 陈艇 , 黄雅静 , 李沛杰 , 张帆 , 李宏 , 刘长江
IPC: H04L12/803 , H04L12/931
CPC classification number: H04L47/125 , H04L49/10
Abstract: 本发明提供了一种RapidIO网络的交换设备、交换系统和数据发送方法；其中，虚拟物理层模块与多个物理端口分别连接；多个物理端口与同一个外部交换设备连接；交换矩阵接收数据流，将数据流发送至虚拟物理层模块；虚拟物理层模块接收到数据流时，根据多个物理端口的剩余缓存容量选取物理端口，将数据流中的数据帧分配至选取的物理端口；物理端口接收虚拟物理层模块分配的数据帧，发送数据帧。本发明通过设置虚拟物理层模块可以将多个物理端口捆绑使用，根据剩余缓存容量在多个物理端口间动态分配数据帧，实现了交换设备之间冗余链路的负载均衡，从而降低了RapidIO网络发生通信带宽阻塞的几率，提高了网络稳定性和可靠性。
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公开(公告)号：CN108196966A
公开(公告)日：2018-06-22
申请号：CN201810081137.2
申请日：2018-01-29
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Inventor： 李丹丹 , 谭力波 , 王盼 , 刘勤让 , 宋克 , 朱珂 , 沈剑良 , 吕平 , 张兴明 , 刘汉卿 , 姜海斌 , 董春雷 , 李庆龙 , 汪涟 , 赵博 , 张文建 , 杨国环
Abstract: 本发明提供了一种多数据源的数据比对方法、装置和芯片；其中，该方法包括：当接收到数据源发送的数据时，提取数据的数据特征，生成数据特征对应的存储地址；从数据源对应的多个存储块中，查找存储地址为空闲状态的存储块；将数据特征保存至空闲状态的存储块的存储地址中，以等待数据特征与其它数据源的数据特征进行比对。本发明通过为每个数据源设置多个存储快，可以将数据特征保存在处于空闲状态下的存储地址中，避免了数据特征之间的覆盖问题，提高了数据比对的成功率。
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公开(公告)号：CN112118219B
公开(公告)日：2023-03-24
申请号：CN202010742143.5
申请日：2020-07-29
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: H04L9/40
Abstract: 本公开提供了拟态判决方法、装置、电子设备及计算机可读存储介质。该方法的一具体实施方式包括：获取每个异构执行体输出的第一数据；基于预设的机器学习模型，确定每个第一数据对应的异常概率值，其中，异常概率值表示第一数据为异常的可能性大小；确定各异常概率值中的最小异常概率值；将最小异常概率值对应的第一数据确定为拟态防御系统的输出结果。该实施方式能够在较少的数据缓存下高效的完成拟态判决，减少了拟态判决所用时间和系统缓存容量，有效提升了处理效率和系统性能。
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公开(公告)号：CN111865463B
公开(公告)日：2022-11-15
申请号：CN202010554711.9
申请日：2020-06-17
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: H04J3/06
Abstract: 本发明提供了一种板级间时钟无缝对接同源电路结构，包括两个时钟控制单元，每个时钟控制单元包括协处理器、增益可控放大器、压控振荡器、时钟延时调节模块和相位检测器，每个所述时钟延时调节模块的一端连接外部时钟，另一端连接压控振荡器，所述时钟延时调节模块的输出端连接相位检测器，所述相位检测器对两路输入的时钟信号的相位进行检测，根据两路时钟上升沿的偏差产生变化的脉冲序列输出到协处理器；所述协处理器连接增益可控放大器；所述增益可控放大器连接压控振荡器。本发明结合相位检测和跟踪原理，实现内部时钟和外部时钟平稳快速切换的功能，无需芯片或板卡断电、拆机、焊接，省时方便。
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公开(公告)号：CN108900181B
公开(公告)日：2022-07-29
申请号：CN201810741456.1
申请日：2018-07-02
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: H03K5/135
Abstract: 本发明提供了一种时钟延时调节装置和时钟延时调节系统，属于集成电路技术领域。本发明实施例提供的时钟延时调节装置和时钟延时调节系统，其中，时钟延时调节装置包括依次连接的第一信号输入调节模块、第一延时模块和第一信号输出调节模块；第一延时模块用于与控制芯片连接，根据控制芯片输入的延时差，使单端时钟信号的延迟设定时间，将延时后的时钟信号发送至第一信号输出调节模块。该装置可以增大延时时间的调节范围，提高频带调节的灵活性，满足低频带和高频带的使用，满足高速采样系统，提高时钟延时调节的精度。
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Patent Agency Ranking
公开(公告)号：CN110430146B
公开(公告)日：2022-03-18
申请号：CN201910561887.4
申请日：2019-06-26
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: H04L49/9057 , H04L49/90 , H04L49/111
Abstract: 本发明提出一种基于CrossBar交换的信元重组方法及交换结构，在信元重组过程中加入一种重组加速的机制，在占用缓存到达一定水位时，临时进入重组加速状态；这是一种缓存容量与调度均衡妥协折中的处理方式；本发明可以降低包重组对于缓存的容量需求，保证典型场景下的调度场景下的调度均衡性。
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公开(公告)号：CN109726162B
公开(公告)日：2022-03-18
申请号：CN201910151248.0
申请日：2019-02-28
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Abstract: 本发明提供了一种自适应并行时钟序列检测装置及方法，装置包括时钟序列，并行连接第一选通器和第二选通器，第一选通器连接PCIe时钟序列检测单元，第二选通器连接RapidIO时钟序列检测单元，PCIe时钟序列检测单元一方面连接第三选通器，另一方面连接第一逻辑电路，第一逻辑电路一方面通过第二反相器连接RapidIO时钟序列检测单元，另一方面连接第二选通器；RapidIO时钟序列检测单元一方面连接第三选通器，另一方面连接第二逻辑电路，第二逻辑电路一方面通过第一反相器连接PCIe时钟序列检测单元，另一方面连接第一选通器。本发明可以兼容检测RapidIO、PCIe协议时钟补偿序列，提高硬件结构可重用性。
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公开(公告)号：CN108197074B
公开(公告)日：2021-05-04
申请号：CN201810174203.0
申请日：2018-03-01
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Inventor： 王元磊 , 张兴明 , 宋克 , 刘勤让 , 沈剑良 , 吕平 , 朱珂 , 刘冬培 , 王盼 , 高彦钊 , 谭力波 , 陶常勇 , 杨堃 , 王封 , 张帆 , 张新顺 , 汪欣
IPC: G06F17/14
Abstract: 本发明提供了一种快速傅里叶变换FFT数据处理方法及装置，方法包括：将样本点数除以基准样本点数，得到调度因子M；若调度因子M小于或者等于1，在运算模块中选取至少一个蝶形运算单元同时对样本点进行FFT蝶形运算，得到蝶形运算结果；若调度因子M大于1且样本点数为基准样本点数的2N倍，反复利用运算模块中全部蝶形运算单元进行FFT蝶形运算，直至全部样本点均计算完毕，得到第一级运算结果；将第一级运算结果分别存入对应的存储器；基于第一级运算结果，反复利用运算模块中的全部蝶形运算单元进行FFT蝶形运算，直至得到第N+1级蝶形运算结果，缓解现有技术中的数据调度结构应用环境单一、灵活性低的问题，达到了提高数据调度结构的灵活性的效果。
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公开(公告)号：CN108600047B
公开(公告)日：2021-04-27
申请号：CN201810304171.1
申请日：2018-04-04
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Inventor： 张进 , 吕平 , 刘勤让 , 沈剑良 , 宋克 , 朱珂 , 王永胜 , 李沛杰 , 张波 , 王锐 , 何浩 , 李杨 , 肖峰 , 毛英杰 , 赵玉林 , 虎艳宾 , 张霞 , 杜延康
IPC: H04L12/26
Abstract: 本发明提供了一种串行传输芯片及SERDES电路测试方法，所述串行传输芯片中，测试数据生成模块向SERDES电路发送第一测试数据；比较数据生成模块在接收到SERDES电路发送的指示信号时，向错误数据注入模块发送第二测试数据；错误数据注入模块根据错误注入控制信号向数据比较模块的第一输入端发送第二测试数据，或者，发送在对第二测试数据按照预设方式注入错误信息后得到的第三测试数据；数据比较模块用于接收SERDES电路的输出数据，将输出数据分别与第二测试数据和第三测试数据比较，得到测试结果，达到对测试过程注入可控的错误信息，分别在错误信息注入前和错误信息注入后校验并确定测试结果，提高故障芯片的检出率。
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公开(公告)号：CN109947681B
公开(公告)日：2020-12-01
申请号：CN201910212722.6
申请日：2019-03-20
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: G06F13/38
Abstract: 本发明提供了一种串化/解串器及高速接口协议交换芯片；串化/解串器包括配置管理电路及设定数量的串化/解串电路；串化/解串电路包括接收器、发送器及时钟管理电路；配置管理电路接收软件定义控制电路发送的配置指令；根据配置指令，对各个串化/解串电路进行设置；时钟管理电路向接收器及发送器输出配置指令对应的时钟信号；接收器根据配置指令对应的高速接口协议将外部物理链路发送的串行数据转化为并行数据后，将并行数据发送至物理编码电路；发送器根据配置指令对应的高速接口协议将物理编码电路发送的并行数据转化为串行数据后，将串行数据发送至外部物理链路。本发明提高了串化/解串器对多种高速接口协议的适用性，提高效率。
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