公开(公告)号：CN114039414A

公开(公告)日：2022-02-11

申请号：CN202111173691.1

申请日：2021-09-29

Applicant: 许昌许继软件技术有限公司

Inventor： 朱建斌 ,  凌特利 ,  李宝伟 ,  李超 ,  倪传坤 ,  郑拓夫 ,  余高旺 ,  王晓锋 ,  周水斌 ,  郝威 ,  杨培迪 ,  闫志辉 ,  倪云玲 ,  潘松杰 ,  岳晓阳 ,  许云龙 ,  杨凯 ,  郑业兵 ,  李磊 ,  周东杰 ,  张荣良 ,  李杰

IPC: H02J13/00

Abstract: 本发明公开了一种智能变电站合并单元SV发送控制方法及装置，其中方法包括如下步骤：获取FPGA的最新发送时标；依据CPU的预发时标，计算FPGA和CPU的时标差值；判断时标差值是否连续第一预设次数大于第一预设时长；如是，则判定FPGA发送SV异常，对FPGA进行复位操作；如否，则控制FPGA发送SV组包。通过判断合并单元中CPU与FPGA的时标差值来确定SV发送是否正常，解决了FPGA的SV发送逻辑状态机跑飞使SV发送中断的问题；提高了合并单元SV发送的可靠性，增强了智能变电站数据源的可靠性，保障了智能变电站的安全稳定运行。