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公开(公告)号：CN115268543B
公开(公告)日：2024-04-16
申请号：CN202210738148.X
申请日：2022-06-27
Applicant: 西安电子科技大学
IPC: G05F1/56
Abstract: 本发明提供的一种互偏置双电压轨产生电路，包括：自启动电路、高电压轨产生电路和低电压轨产生电路。该互偏置双电压轨产生电路在电源电压和地变化时，产生一条始终比电源电压低VREF1的电压轨道，以及一条始终比地高VREF2的电压轨道，且两轨道具有较大的负载能力。本发明可广泛应用在宽范围电平移位电路中，此外本发明的互偏置双电压轨产生电路可以避免采用额外的偏置电路，节省芯片复杂度，且由于采用耐压管，该电路可以在较大电压下稳定工作。
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公开(公告)号：CN117613105A
公开(公告)日：2024-02-27
申请号：CN202410085895.7
申请日：2024-01-22
Applicant: 西安电子科技大学
IPC: H01L29/872 , H01L29/06 , H01L21/329
Abstract: 本发明提供了一种改善开关特性的碳化硅浮动结的二极管及其制备方法，在二极管内部通过引入过渡区P沟道，增大少数载流子的抽取速度，降低耗尽区消失时间，降低过充电压，解决关断后再开启时的开启速度问题，使实现高频高耐压的碳化硅浮动结二极管成为可能，可以大大扩宽碳化硅浮动结器件在功率半导体器件领域的应用范围。除此之外，由于P沟道存在源区过渡区，对掺杂浓度准确性要求降低且要求的沟道数量更少，因此可以降低对器件静态性能的影响以及器件制备的工艺要求。
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公开(公告)号：CN117613089A
公开(公告)日：2024-02-27
申请号：CN202311549685.0
申请日：2023-11-20
Applicant: 西安电子科技大学
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 本发明涉及一种提高UIS耐性的VDMOS器件及其制备方法，器件包括：N+衬底层；第一N‑外延层；第一P+注入区，位于第一N‑外延层的上表层中且位于第一N‑外延层的边缘；第二N‑外延层，位于第一N‑外延层的上表面且覆盖第一P+注入区；P‑base区，位于第二N‑外延层的内部且位于第二N‑外延层的边缘，同时位于第一P+注入区的上表面；第二P+注入区，由P‑base区的上表面延伸至第一P+注入区的下表面；N+有源区，位于第二P+注入区的两侧，与第二P+注入区接触且与P‑base区的边缘存在距离。通过离子注入增加了N+有源区下方以及下方两侧的掺杂浓度，提高了器件的UIS耐性，增强了器件在高功率、高电压和高频率环境下的可靠性。
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公开(公告)号：CN116611384A
公开(公告)日：2023-08-18
申请号：CN202310477181.6
申请日：2023-04-27
Applicant: 西安电子科技大学
IPC: G06F30/39 , G06F30/398 , H01L29/872
Abstract: 本发明公开了一种基于电荷平衡的碳化硅浮动结JBS设计方法，包括：根据电荷平衡理论获得待设计的碳化硅浮动结JBS的六种电场分布类型，六种电场分布类型分别为非耗尽非穿通型电场分布、非耗尽穿通型电场分布、表面击穿非穿通型电场分布、表面击穿穿通型电场分布、内部击穿非穿通型电场分布和内部击穿穿通型电场分布；利用六种电场分布类型建立不同电场分布类型对应的反向阻断分析模型；利用反向阻断分析模型获得符合设计要求的碳化硅浮动结JBS的器件最优参数。本发明依据电荷平衡理论建立碳化硅浮动结二极管的反向阻断分析模型，通过该模型可以快速预测器件的阻断电压性能，减小了最优参数的取值范围，可以更加快速地确定器件设计参数。
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公开(公告)号：CN116594459A
公开(公告)日：2023-08-15
申请号：CN202310391702.6
申请日：2023-04-12
Applicant: 西安电子科技大学重庆集成电路创新研究院
Abstract: 本发明涉及一种高速轨对轨自偏置电压跟随器，包括：PMOS输入电路、NMOS输入电路、电压钳位及互偏置电路。该高速轨对轨自偏置电压跟随器可以高速精确追踪输入电压的变化产生轨对轨的输出信号，且采用自偏置设计为输入电路提供偏置电压，无需额外输入偏置电压，减小了电压设计的复杂度。本发明可广泛应用在正负压或电压轨道快速变化的单电感双极输出或隔离式栅驱动电路中，为电路提供稳定精确的电压跟随。
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Patent Agency Ranking
公开(公告)号：CN116364778A
公开(公告)日：2023-06-30
申请号：CN202310312836.4
申请日：2023-03-27
Applicant: 西安电子科技大学
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/16
Abstract: 本发明涉及一种集成HJD的SiC VDMOSFET器件及其制备方法，包括：金属化漏极、N+衬底层、N‑外延层、P‑基区、P+注入区、N+注入区、N‑掺杂区、P+多晶硅区、栅介质层、N+多晶硅栅极和金属化源极。其中，P‑基区、P+注入区和N‑掺杂区的深度相同，源极与P+注入区、N+注入区和P+多晶硅区之间的接触界面为欧姆接触，P+多晶硅区与N‑掺杂区的界面为异质结接触。本发明在器件内集成了异质结二极管结构，提高了元胞面积的利用率，进一步减小开启电压的同时减小了栅电容，减小了开启时间和器件的开关损耗。
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公开(公告)号：CN116314326A
公开(公告)日：2023-06-23
申请号：CN202310021733.2
申请日：2023-01-06
Applicant: 西安电子科技大学
IPC: H01L29/78 , H01L29/423 , H01L29/417 , H01L29/06
Abstract: 本发明涉及一种抗单粒子的SiC UMOSFET器件，包括：衬底；漏极设置在衬底下方；N‑漂移区位于衬底上方；第一P+区位于N‑漂移区的内部；第二P+区位于N‑漂移区的内部；P型基区设置在N‑漂移区的内部，位于第一P+区与第二P+区之间；N+源区位于第一P+区、P型基区和第二P+区的上表面；栅槽穿过N+源区且与P型基区相邻设置；栅极位于栅槽内部，栅极与栅槽之间填充有栅介质；源极设置在第一源槽的表面，第二源槽的表面，以及N+源区的两侧面和其部分上表面；栅电极位于栅极上。本发明的栅槽底部栅极氧化层厚度大、栅槽底部半包并进行了源槽刻蚀，实现了过剩空穴的快速抽取，提高了器件的单粒子可靠性。
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公开(公告)号：CN116156699A
公开(公告)日：2023-05-23
申请号：CN202310076718.8
申请日：2023-01-16
Applicant: 西安电子科技大学
IPC: H05B45/30
Abstract: 本发明提供了一种用于迟滞电流控制产生随输入输出变化的迟滞窗口的电路，包括输入输出信号处理电路与迟滞窗口生成电路，用于稳定LED驱动的开关频率。迟滞窗口电路在输入输出电压变化时，产生一个与输入输出成函数关系的迟滞窗口，使得开关频率固定不变，减小了EMI设计的成本。本发明还可以把频率设定在需要的频率以解决与其他模块之间的串扰，可广泛应用在迟滞电流控制的LED驱动中，提高了驱动器的可靠性，具有广泛的应用场景。另外本发明利用共栅输入的运放使得能采样输入电压范围在7V‑40V，输出电压在5V‑15V，大大降低了输入输出采样的复杂度和信号进行乘除关系处理的复杂度，且提高了宽输入输出范围的采样精度。
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公开(公告)号：CN116072731A
公开(公告)日：2023-05-05
申请号：CN202310092540.6
申请日：2023-01-18
Applicant: 西安电子科技大学芜湖研究院
IPC: H01L29/78 , H01L29/06 , H01L29/423
Abstract: 本发明公开了一种基于十字形元胞布局的VDMOSFET器件，包括：N+衬底；N‑外延层漂移区，位于N+衬底上方；P阱，嵌入在N‑外延层漂移区上表面两侧；N+源区，嵌入在对应的P阱上表面内部；SiO2栅氧化层，位于N‑外延层漂移区上方，且覆盖部分P阱和N+源区；多晶硅栅，位于SiO2栅氧化层上方，并且多晶硅栅包括规则排列的多个单元胞，每个单元胞上开设有贯穿上下表面的十字型窗口；层间介质层，位于多晶硅栅外部并包裹多晶硅栅；源极，位于P阱、N+源区和层间介质层上方；并且源极与多晶硅栅通过层间介质层进行物理隔离；漏极，位于N+衬底下方，并与N+衬底形成欧姆接触。本发明能够有效缓解P阱边缘处电场集中问题，提高了器件的耐压特性。
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公开(公告)号：CN116054537A
公开(公告)日：2023-05-02
申请号：CN202211625038.9
申请日：2022-12-16
Applicant: 西安电子科技大学
Abstract: 本发明提供了一种基于典型BUCK下PSM模式的自举电压恢复电路，包括BUCK电路；高低端驱动电路，用于驱动高低端功率管；自举电路用于抬升高电位VBOOT的电压；分压反馈电路，用于在输出电压的电流变化的情况下反馈至自举电压恢复电路，以作为自举电压恢复电路开启电流源的信号，控制分压反馈电压电路的输出电压跟随所述输出电压的变化而变化；自举电压恢复电路，利用VFB和VBOOT信号作为开通关断电流源的触发信号。本发明利用逻辑信号控制电流源开关充电原理来为PSM模式的正常工作提供VBOOT高于VSW的5V压差，简化电路结构，无需复杂的逻辑结构和逻辑控制，成本低，可以在10‑35V内实现VBOOT高于VSW的5V压差恢复。
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