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公开(公告)号：CN110416285B
公开(公告)日：2024-06-07
申请号：CN201910702933.8
申请日：2019-07-31
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种超结功率DMOS器件，包括金属化漏电极、第一导电类型重掺杂半导体衬底、第一导电类型半导体柱区、第二导电类型半导体柱区、第二导电类型半导体体区、第一导电类型重掺杂半导体源区、第二导电类型重掺杂半导体接触区、多晶硅栅电极、栅介质层、金属化源电极，本发明通过在常规超结功率DMOS器件的基础上，将第一导电类型重掺杂半导体衬底由均匀掺杂改变为非均匀掺杂，避免了高掺杂衬底与低掺杂漂移区层的电场尖峰，缓解了SEB效应，从而提高其器件的可靠性。
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公开(公告)号：CN110310983B
公开(公告)日：2024-02-23
申请号：CN201910701499.1
申请日：2019-07-31
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 生。本发明提供一种超结VDMOS器件，包括第一导电类型重掺杂半导体衬底、金属化漏极电极、第一导电类型半导体柱区、第二导电类型半导体柱区，第一导电类型半导体柱区、第二导电类型半导体柱区从下至上共有3个掺杂浓度依次递增的区域，由于P/N柱掺杂浓度采用从下至上递增的变掺杂分布，并且通过载流子寿命控制缩短了JFET区载流子寿命，因此能够降低流过采用所述结构的超结VDMOS的基区的电流强度，从而有效抑制超结VDMOS内部寄生三极管的导通，减小器件发生SEB的几率，同时，P/N柱上部掺杂浓度较高，会在JFET区下方、P/N柱上部形成高的势垒，
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公开(公告)号：CN117393598A
公开(公告)日：2024-01-12
申请号：CN202311397700.4
申请日：2023-10-25
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/778 , H01L29/10 , H01L21/335
Abstract: 本发明涉及功率半导体技术，特别涉及一种多列柱型栅极结构的多沟道GaN HEMT。本发明中栅极由多个P型材料层与栅极金属形成的栅极柱构成，栅极柱由器件表面延伸到缓冲层。在器件栅极处于零偏或反偏状态下，P型材料与非故意掺杂的AlGaN、GaN层形成pn结，在柱与柱之间形成耗尽区，进而实现多层2DEG沟道耗尽；在正向导通时，pn结耗尽区长度缩减，使得各层柱与柱之间部分2DEG沟道恢复，器件处于导通状态。本发明的有益成果：对多沟道GaN HEMT器件的各层导电通道实现统一调控，避免传统MOS结构中对2DEG导电沟道的完全刻蚀带来的器件性能损耗，进而减小多沟道HEMT器件关态漏电与导通电阻，增大器件饱和电流。
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公开(公告)号：CN116247102A
公开(公告)日：2023-06-09
申请号：CN202310317766.1
申请日：2023-03-28
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明涉及功率半导体技术，具体涉及一种改善输出电容的功率MOSFET器件，包括漏极金属、重掺杂第一导电类型半导体衬底、轻掺杂第二导电类型半导体外延层、轻掺杂第一导电类型半导体埋层、重掺杂第一导电类型半导体垂直沉片、栅极介质层、栅多晶硅电极、第二导电类型半导体体区、第一导电类型半导体漂移区、重掺杂第一导电类型半导体源区、重掺杂第二导电类型半导体欧姆接触区、绝缘介质层、源极金属；本发明所提供的一种改善输出电容的功率MOSFET器件结构通过在半导体体区下方引入埋层结构辅助耗尽外延层使得漏源之间PN结的耗尽区进一步展宽，进而减小漏源之间的结电容，从而改善器件输出电容。
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公开(公告)号：CN116127879A
公开(公告)日：2023-05-16
申请号：CN202310180326.6
申请日：2023-02-28
Applicant: 电子科技大学 , 电子科技大学(深圳)高等研究院
IPC: G06F30/30 , G06F119/08
Abstract: 本发明属于功率集成电路技术领域，具体地说是涉及一种横向高压器件等效电路模型的建立方法及仿真方法。本发明的电路模型包括：场效应管；漏端电阻，一端与场效应管漏极相连且第二端作高压器件的漏极；源极电阻，一端连接到场效应管的源极且第二端作高压晶体管的源极；体二极管，通过阴极电阻与电感的并联网络与二极管阴极串联，其阳极连接到高压晶体管源极，阴极电阻另一端连接到高压器件漏极。第一电流源，一端连接到高压器件的漏极，另一端连接到高压器件的源极；仿真模型采用电压控制电阻值关系式来修正外接电阻的阻值，相比传统模型，本发明提出的电阻表达式物理意义明显，有效的提高了横向高压器件模型的仿真精度，同时具有更好的收敛性。
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Patent Agency Ranking
公开(公告)号：CN113838922B
公开(公告)日：2023-04-28
申请号：CN202111117630.3
申请日：2021-09-23
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/423 , H01L29/739 , H01L21/28 , H01L21/331
Abstract: 本发明提供一种具有载流子浓度增强的分离栅超结IGBT器件结构及制作方法，本发明通过将栅电极分裂为左右两部分，左侧作为栅极，右侧与发射极连接，分离栅结构降低了米勒电容Cgc，进而降低了开关损耗。本发明在沟槽栅右侧、P柱上方引入P型浮空区结构，阻止了P柱与P型基区及发射极的直接连接，消除了在高柱区浓度下P柱及P型基区对空穴的抽取作用，在不同N、P柱区掺杂浓度下器件均工作在双极导电模式下，消除了柱区掺杂浓度对正向导通压降的影响。右侧分离栅的引入还避免了器件开启时P型浮空区中的空穴电流对栅极的充电，避免了开启动态过程中的电流、电压振荡，改善了EMI问题。
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公开(公告)号：CN113838913B
公开(公告)日：2023-04-28
申请号：CN202111116036.2
申请日：2021-09-23
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/739 , H01L21/331
Abstract: 本发明提供一种分段式注入的自钳位IGBT及其制作方法。在元胞右侧引入与发射极等电位的沟槽结构，在N型电荷存储层下方引入P型掺杂埋层，通过改变掩模版的开口，使高浓度的P型埋层呈间隔式分布，改善了在器件导通时高浓度P型埋层对阈值电压的不利影响，降低了导通电阻。在器件饱和时自偏置PMOS结构开启，CS层电势被钳位在一个较低的值，从而降低了IGBT的饱和电流。间隔式分布的高浓度P型埋层可以保证PMOS结构在高集电极电压下正常开启以钳位住CS层的电势，降低饱和电流，提高了器件的短路能力。在制备传统沟槽IGBT工艺方法的基础上，仅增加一张掩模版即可实现沿z方向呈分段式分布的P+埋层，没有增加工艺的复杂度，容易实现。
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公开(公告)号：CN115050812A
公开(公告)日：2022-09-13
申请号：CN202210829425.8
申请日：2022-07-15
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供了一种抗单粒子效应的高压LDMOS器件结构，该器件包括P型衬底、埋氧层、栅氧层、槽氧化层、场氧化层、N型外延、P型阱区、P型埋层区、源区P+注入、槽底部P+注入、N型阱区、源区N+注入、漏区N+注入、多晶硅、金属、介质槽。本发明通过在P型阱区下引入新的电极，为单粒子辐射产生的空穴电流提供一条额外的泄漏路径，避免器件内部寄生晶体管的开启。
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公开(公告)号：CN114825263A
公开(公告)日：2022-07-29
申请号：CN202210582206.4
申请日：2022-05-26
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H02H3/08 , H02H1/00 , H03K17/081 , H03K17/687
Abstract: 本发明属于功率半导体集成技术领域，涉及一种全氮化镓集成二级关断过流保护电路。本发明包括高压隔离及检测电路，消隐及延迟电路，判断电路，可调钳位电路，硬关断泄流电路。高压隔离电路及检测电路：关闭时用于逻辑电路与母线电压之间的隔离，工作时实现漏端电压监测；消隐电路：用于屏蔽器件开启时的栅信号抖动；判断电路：用于过流信号的判断；延时电路：用于信号延时；可控钳位电路：用于产生可调的钳位电压；硬关断泄流电路：用于实现器件的快速关断。本发明的全氮化镓集成二级关断过流保护电路能实现二级关断中各阶段的可控，从而能更好的抑制氮化镓功率器件关断时产生的漏源电压过冲，并与氮化镓工艺平台兼容。
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公开(公告)号：CN111524962B
公开(公告)日：2022-02-08
申请号：CN202010354969.4
申请日：2020-04-29
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种降低高压互连影响的器件结构及制造方法，包括非高压互连区和高压互连区：非高压互连区包括第二型掺杂杂质衬底、埋氧化层、第一型掺杂杂质外延层、第二型掺杂杂质阱区、第一型掺杂杂质接触区、第二型掺杂杂质接触区、第一型掺杂杂质阱区、场氧化层、栅氧化层，高压互连区结构包括第二型掺杂杂质衬底、埋氧化层、第一型掺杂杂质外延层、第二型掺杂杂质阱区、第二型掺杂杂质接触区、第一型掺杂杂质阱区、第一型掺杂杂质接触区、场氧化层、淀积氧化层；本发明通过在常规的制造工艺中额外增加淀积氧化层和光刻工艺，提高了高压互连线到器件表面的氧化层厚度，且不影响非高压互连区的氧化层厚度。该方法降低了高压互连线(HVI)对器件表面电场的影响，提高了器件的击穿电压。
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