一种基于不同栅极结构的MOS管器件

    公开(公告)号:CN113990936A

    公开(公告)日:2022-01-28

    申请号:CN202111587237.0

    申请日:2021-12-23

    Abstract: 本申请公开了一种基于不同栅极结构的MOS管器件,涉及半导体技术领域,包括:第一掺杂衬底;第一掺杂结构,第一掺杂结构和第一掺杂衬底相连接;第二掺杂结构,第二掺杂结构和第一掺杂结构相连接;沟槽栅结构,沟槽栅结构分别和第一掺杂结构以及第二掺杂结构相连接;其中,沟槽栅结构包括栅极和栅介质层,栅介质层设置在栅极的底部和侧壁,栅介质层分别和第一掺杂结构以及第二掺杂结构相连接,栅极设置有对称或非对称的周期性排列结构,有益效果在于在保持元胞尺寸和元胞密度不变的前提下,显著增加沟道的面积,有效降低了器件的沟道电阻,通过不同的栅极结构,避免沟道不均流的现象,且当沟槽栅结构缩减到40nm以下时会出现FinFET效应,从而进一步降低沟道的电阻。

    一种碳化硅沟槽栅MOSFET及其制造方法

    公开(公告)号:CN113690321A

    公开(公告)日:2021-11-23

    申请号:CN202111239940.2

    申请日:2021-10-25

    Abstract: 本发明提供了一种碳化硅沟槽栅MOSFET及其制造方法,包括具有第一掺杂类型的衬底,形成在衬底上具有第一掺杂类型的外延层,形成在外延层上方具有第二掺杂类型的外延阱区,形成在外延阱区内具有第一掺杂类型的第一源接触区和具有第二掺杂类型的第二源接触区,沟槽栅,源电极和楼电极,所述沟槽栅包括栅介质和栅电极,其特征在于,所述碳化硅沟槽栅MOSFET包括:包裹在沟槽栅底部的呈凹型的具有第一掺杂类型的注入型电流扩散区,其中所述注入型电流扩散区的底部不高于外延阱区的底部。合理设置注入型电流扩散区,能够限制器件的饱和电流,同时能分离电场峰值和电流位置的位置,降低发热功率,增大器件的短路能力。

    一种具有电场屏蔽结构的沟槽栅MOSFET器件

    公开(公告)号:CN113345965B

    公开(公告)日:2021-11-09

    申请号:CN202110897827.7

    申请日:2021-08-05

    Inventor: 任娜 盛况

    Abstract: 本发明提出一种具有电场屏蔽结构的沟槽栅MOSFET器件,包含衬底、源极、漏极、栅极沟槽、电场屏蔽结构、源极区域和具有第一导电类型的半导体区域,一个或多个位于半导体区域表面下方的具有第二导电类型的电场屏蔽结构,与栅极沟槽的侧壁以一角度相交,源极区域位于栅极沟槽的两侧或周围,被电场屏蔽结构分割成多个源极子区域。本发明通过设置与栅极沟槽侧壁相交的一个或多个电场屏蔽结构,且通过合理布局电场屏蔽结构的排布方式,可以有效减小器件的元胞尺寸,提高沟道密度和器件导通电流密度,降低器件比导通电阻,提高器件导通性能,同时增强电场屏蔽效应,降低栅极氧化层中的电场强度,提高器件长期工作稳定性和可靠性。

    一种优化排布的沟槽栅功率MOSFET器件

    公开(公告)号:CN113540251A

    公开(公告)日:2021-10-22

    申请号:CN202111081863.2

    申请日:2021-09-15

    Inventor: 任娜 盛况 朱郑允

    Abstract: 本发明提出一种优化排布的沟槽栅功率MOSFET器件,包括:衬底;形成于衬底上方的第一半导体区域,具有第一掺杂类型;互相孤立的沟槽隔离栅结构,形成于所述第一半导体区域上方,所述沟槽隔离栅结构包括栅氧层和栅极;形成于所述互相孤立的沟槽隔离栅结构之间的第二半导体区域和第三半导体区域;以及第一屏蔽区域,形成于第三半导体区域下方,同时连接多个互相孤立的沟槽隔离栅结构。这种结构能大幅降低沟槽栅功率MOSFET器件的元胞尺寸,提升器件的功率密度,能在提升器件通流能力的同时维持栅氧层的可靠性,获得器件性能与可靠性之间的优化与平衡。

    一种评估离子注入工艺的方法
    46.
    发明公开

    公开(公告)号:CN117894700A

    公开(公告)日:2024-04-16

    申请号:CN202311813360.9

    申请日:2023-12-26

    Abstract: 本发明涉及半导体领域,提供一种评估离子注入工艺的方法。通过与正片共同进行离子注入的监控陪片评估离子注入工艺,由监控陪片替代正片进行有损检测而无需损耗昂贵的正片,因此提高了监控评估的灵活性并显著降低了监控成本,其中,仅需对基准片进行SIMS测试即可确认的扫描电镜分析数据的可参考性;后续评估离子注入工艺只需进行扫描电镜分析数据相对偏差值即可判定离子注入工艺的稳定性。本发明提供的评估离子注入工艺的方法简单可靠快速,且设备使用成本远低于频繁使用SIMS等手段来测量。

    沟槽型MOSFET器件及沟槽型MOSFET器件的制造方法

    公开(公告)号:CN117637844A

    公开(公告)日:2024-03-01

    申请号:CN202311390674.2

    申请日:2023-10-23

    Abstract: 本发明涉及一种沟槽型MOSFET器件及沟槽型MOSFET器件的制造方法,沟槽型MOSFET器件包括元胞结构,元胞结构包括半导体基片、阱区、源区、沟槽、绝缘栅结构、源极金属层和漏极,阱区设于半导体基片的部分区域内,源区设于阱区的上表层,沟槽贯穿阱区,且延伸至半导体基片内,绝缘栅结构包括位于沟槽内的栅极。源极金属层设于半导体基片的上表面,漏极设于半导体基片背离源极金属层的一侧表面上。源极金属层与半导体基片之间形成欧姆接触,或源极金属层与半导体基片之间形成欧姆接触及肖特基接触。集成的体二极管和金属氧化物半导体场效应晶体管共用半导体基片和终端区域,减小了沟槽型MOSFET器件占用的封装面积。

    沟槽型MOSFET器件及沟槽型MOSFET器件的制造方法

    公开(公告)号:CN117613088A

    公开(公告)日:2024-02-27

    申请号:CN202311379034.1

    申请日:2023-10-23

    Abstract: 本发明涉及一种沟槽型MOSFET器件及沟槽型MOSFET器件的制造方法,沟槽型MOSFET器件包括元胞结构,元胞结构包括半导体基片、阱区、至少一个屏蔽结构、源区、沟槽、绝缘栅结构、源极和漏极,阱区设于半导体基片的上表层内,至少一个屏蔽结构设于半导体基片的部分区域内,且延伸至阱区的下方,至少一屏蔽结构包括间隔设置的至少两个子屏蔽结构。源区设于阱区的上表层的部分区域内,沟槽贯穿阱区,且延伸至半导体基片內,绝缘栅结构包括位于沟槽內的栅极。阱区上位于相邻两个两个子屏蔽结构之间的区域能够成为电流的通流区域,如此可有效降低沟槽型MOSFET器件的导通电阻和导通损耗。

    一种评估离子注入工艺的监测方法

    公开(公告)号:CN116798860A

    公开(公告)日:2023-09-22

    申请号:CN202310887411.6

    申请日:2023-07-18

    Abstract: 本发明提供了一种评估离子注入工艺的监测方法,包括:提供晶圆衬底,在所述晶圆衬底表面依次形成二氧化硅层和多晶硅层,形成离子注入的陪片;将若干陪片和待检测的正片一同完成离子注入工艺,对所述陪片进行激活退火;对不同陪片刻蚀至不同厚度,获取不同厚度的方阻监测数据;获取相同离子注入工艺条件下的基准样品以及对应的基准方阻值;根据陪片多晶硅层中不同厚度的方阻监测数据与基准方阻值的偏差,评估待检测的正片在相同离子注入工艺条件下不同时间和批次间的偏差及判定结果。本发明实现了生产现场便捷对离子注入品质的评估与控制,并解决了一些量测所需加工工艺对待检测的正片带来的不利影响。

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