公开(公告)号：CN1220935C

公开(公告)日：2005-09-28

申请号：CN01141498.7

申请日：2001-09-27

Applicant: 中国科学院计算技术研究所

Inventor： 周旭 ,  唐志敏 ,  王海霞

IPC: G06F7/44

Abstract: 一种提高半规模双精度浮点乘法流水线效率的部件，其特征在于包括：两个53位×27位的乘法树电路，高位乘法树用于实现浮点乘法高27位的运算，低位乘法树用于实现低26位运算；上述高位乘法树的结果输入到第一加法器中；低位乘法树的结果输入到第二加法器中；单、双精度复用的舍入和规格化电路，用于处理第一和第二加法器的输出累加后的结果。本发明改进了浮点乘法流水线，在这样的浮点乘法流水线中采用双路浮点乘法流水线机构，使得浮点乘法部件每拍都能够输入一对双精度数，而且单、双精度可以共用一套电路来舍入和规格化，节省了面积，降低了延迟。

公开(公告)号：CN1529244A

公开(公告)日：2004-09-15

申请号：CN200310101067.6

申请日：2003-10-14

Applicant: 中国科学院计算技术研究所

Inventor： 张兆庆 ,  乔如良 ,  唐志敏 ,  冯晓兵

IPC: G06F12/02 ,  G06F9/30

Abstract: 一种含有显式高速缓冲存储器的计算机微体系结构，包括内存、cache、寄存器和运算部件，还包括位于CPU芯片内的Ecache，所述Ecache与内存统一编码。本发明的Ecache位于CPU芯片内，因此可保证硬件实现对Ecache的快速访问；Ecache与内存统一编址，且从小地址开始，因此在所有访存指令中，访问Ecache的地址显式出现(可见)，硬件易于识别与实现。设计的几组指令，支持编译器和运行程序对Ecache的显式使用和动态管理。这些指令与Ecache是不可分的整体。

公开(公告)号：CN1420441A

公开(公告)日：2003-05-28

申请号：CN01135046.6

申请日：2001-11-16

Applicant: 中国科学院计算技术研究所

Inventor： 胡伟武 ,  张福新 ,  李丙辰 ,  唐志敏

IPC: G06F12/14 ,  G06F12/16

Abstract: 一种硬件支持的攻击防范方法，包括步骤：CPU在存储管理部件中提供硬件支持，控制某个地址是否可执行；操作系统提供一个设置可执行地址限制范围的系统调用接口，供应用程序控制自己的可执行地址范围；操作系统提供一个系统程序，给二进制程序直接提供可执行地址限制，避免修改源代码和重新编译。在本发明中，CPU在存储管理部件提供控制进程虚地址可执行权限的能力；操作系统利用这种能力，实现对进程可执行地址范围的控制；操作系统提供系统调用接口，供应用程序控制自己的可执行地址范围；操作系统还提供一个系统程序，它可以直接限制二进制程序运行时的可执行地址范围。既增大了能够防范的攻击的范围，又较好地解决了应用兼容性问题。

公开(公告)号：CN2650400Y

公开(公告)日：2004-10-20

申请号：CN200320100659.1

申请日：2003-11-19

Applicant: 中国科学院计算技术研究所

Inventor： 胡明昌 ,  史岗 ,  唐志敏

IPC: H04L12/24 ,  H04Q3/00

Abstract: 本实用新型涉及一种输入缓冲分布式调度的交叉开关结构交换电路，由先进先出缓冲器(FIFO)1、译码器2、控制器3以及多路开关4、仲裁器5和响应及流控电路6组成。是一种交叉开关结构的电路交换单位，这种电路可用作交换机、路由器和集线器的核心电路部件，也可用作超级计算机中处理器互连的路由设备。该电路实现数据交换功能，利用部分单元实现双时钟同步先进先出存储器，对输入数据进行缓冲，实现水线流量控制；用多路选择器实现交叉开关交换。每个输入端口根据帧头进行端口译码，向输出端口发送链路使用请求，输出端口调度部件根据输入端口来的请求进行仲裁，得到响应的输入端口与相应的输出端口建立链路，完成数据的传输。