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公开(公告)号：CN109860298B
公开(公告)日：2024-02-23
申请号：CN201811358045.0
申请日：2018-11-15
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 一种半导体器件包括：沟道图案，包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；以及栅电极，沿第一方向延伸并交叉沟道图案。栅电极包括插置在衬底与第一半导体图案之间的第一部分、以及插置在第一半导体图案与第二半导体图案之间的第二部分。第一部分在第二方向上的最大宽度大于第二部分在第二方向上的最大宽度，第二半导体图案在第二方向上的最大长度小于第一半导体图案在第二方向上的最大长度。
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公开(公告)号：CN109686790B
公开(公告)日：2023-11-07
申请号：CN201810846316.0
申请日：2018-07-27
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/417 , H10B10/00 , H01L21/336
Abstract: 一种半导体装置包括设置在衬底的第一区上的晶体管以及设置在衬底的第二区上的非有源组件，晶体管包括：源极/漏极区；多个沟道层，在分别连接源极/漏极区的同时在与衬底的上表面垂直的方向上彼此间隔开；栅极电极，环绕多个沟道层中的每一者；以及栅极绝缘体，位于栅极电极与多个沟道层之间。非有源组件包括：鳍结构，包括交替地堆叠的多个第一半导体图案与多个第二半导体图案；外延区，邻近鳍结构；非有源电极，与鳍结构相交；以及阻挡绝缘膜，位于非有源电极与鳍结构之间。本公开的半导体装置可以高速度运行，同时可考虑在操作方面具有高度准确性以及对半导体装置中所包括的晶体管的结构进行优化。
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公开(公告)号：CN109509791B
公开(公告)日：2023-06-30
申请号：CN201810630928.6
申请日：2018-06-19
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明提供一种高度集成的半导体器件。所述半导体器件包括衬底，所述衬底包括由所述衬底中的沟槽界定的器件区。所述半导体器件包括多个鳍形有源区，所述多个鳍形有源区在所述器件区中彼此间隔开且在第一方向上延伸。所述半导体器件包括突出图案，所述突出图案沿所述沟槽的底表面延伸。另外，所述突出图案与所述多个鳍形有源区之间的间隔大于所述多个鳍形有源区中两个相邻的鳍形有源区之间的间隔。
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公开(公告)号：CN107039431B
公开(公告)日：2022-02-01
申请号：CN201611115120.1
申请日：2016-12-07
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L27/11
Abstract: 本公开提供半导体器件以及集成电路。一种半导体器件包括：提供在基板上的第一晶体管、第二晶体管和第三晶体管，第一晶体管至第三晶体管的每个包括彼此间隔开的源漏区域、在基板上在第一方向上延伸并插置在源漏区域之间的栅结构、以及将源漏区域连接到彼此的沟道区。第二晶体管的沟道区和第三晶体管的沟道区的每个包括多个沟道部分，所述多个沟道部分在垂直于基板的上表面的第二方向上彼此间隔开并分别连接到源漏区域。第三晶体管的沟道部分在第一方向上的宽度大于第二晶体管的沟道部分在第一方向上的宽度。
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公开(公告)号：CN112310076A
公开(公告)日：2021-02-02
申请号：CN202010591338.4
申请日：2020-06-24
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/78
Abstract: 提供了一种半导体器件，所述半导体器件包括：衬底；第一下图案和第二下图案，位于所述衬底上并且在第一方向上排成一行；第一有源图案堆叠，设置在所述第一下图案上并且与所述第一下图案间隔开；第二有源图案堆叠，设置在所述第二下图案上并且与所述第二下图案间隔开；鳍形切割栅极结构，设置在所述第一下图案上，所述鳍形切割栅极结构的一部分与所述第一下图案交叠；第一栅极结构，围绕所述第一有源图案堆叠并且在与所述第一方向相交的第二方向上延伸；第二栅极结构，围绕所述第二有源图案堆叠并且在所述第二方向上延伸；以及器件隔离层，位于所述第一栅极结构与所述第二栅极结构之间并且将所述第一下图案与所述第二下图案分开。
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公开(公告)号：CN107134454B
公开(公告)日：2021-01-05
申请号：CN201710107234.X
申请日：2017-02-27
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/78 , H01L29/06
Abstract: 根据本发明构思的示例实施方式的半导体器件可以包括：衬底；垂直于衬底的上表面延伸的源/漏区；在衬底上并且彼此分离的多个纳米片；以及在衬底上的栅电极和栅绝缘层。纳米片限定在源/漏区之间在第一方向上延伸的沟道区。栅电极围绕纳米片并且在交叉第一方向的第二方向上延伸。栅绝缘层在纳米片和栅电极之间。栅电极在第一方向上的长度可以大于纳米片中的相邻纳米片之间的间隔。
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公开(公告)号：CN110828570A
公开(公告)日：2020-02-21
申请号：CN201910609149.2
申请日：2019-07-08
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L29/423
Abstract: 一种半导体器件包括：鳍型有源区，沿第一方向延伸、从衬底突出；多个纳米片堆叠结构；阻挡膜，覆盖所述多个纳米片堆叠结构之中与鳍型有源区的两侧相邻的一对纳米片堆叠结构的每个的上表面的一部分和一个侧壁；栅电极，在鳍型有源区上沿与第一方向交叉的第二方向延伸，栅电极包括围绕所述多个纳米片的实际栅电极和设置在阻挡膜上的虚设栅电极；以及栅极电介质层，在实际栅电极与所述多个纳米片之间以及虚设栅电极与阻挡膜之间。
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公开(公告)号：CN110620110A
公开(公告)日：2019-12-27
申请号：CN201910145007.5
申请日：2019-02-27
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 一种包括鳍型场效应晶体管(fin-FET)的半导体器件包括：设置在衬底上的有源鳍；在有源鳍的两侧上的隔离层；形成为与有源鳍和隔离层交叉的栅极结构；在栅极结构的侧壁上在有源鳍上的源极/漏极区；第一层间绝缘层，在隔离层上与栅极结构的侧壁的部分和源极/漏极区的表面的部分接触；蚀刻停止层，构造为重叠第一层间绝缘层、栅极结构的侧壁和源极/漏极区；以及接触插塞，形成为穿过蚀刻停止层以接触源极/漏极区。源极/漏极区具有与有源鳍的上表面接触的主生长部分。
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公开(公告)号：CN108807386A
公开(公告)日：2018-11-13
申请号：CN201710292148.0
申请日：2017-04-28
Applicant: 三星电子株式会社
CPC classification number: H01L27/1104 , H01L29/7845
Abstract: 一种半导体器件包括：在基板上的绝缘层；在绝缘层上的沟道区；在绝缘层上的栅结构，该栅结构交叉沟道区；在绝缘层上的源/漏区，该源/漏区彼此间隔开并且栅结构插置在其间，该沟道区使源/漏区彼此连接；以及接触插塞，分别连接到源/漏区。沟道区可以包括在绝缘层上竖直地彼此间隔开的多个半导体图案，绝缘层包括分别邻近源/漏区的第一凹陷区域，以及接触插塞包括分别提供到第一凹陷区域中的下部分。
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公开(公告)号：CN108231890A
公开(公告)日：2018-06-29
申请号：CN201711107813.0
申请日：2017-11-10
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L25/07 , H01L21/50 , H01L21/336
Abstract: 一种半导体装置包括：基础衬底；隐埋绝缘膜，位于所述基础衬底上；第一半导体衬底图案，位于所述隐埋绝缘膜上；第二半导体衬底图案，位于所述隐埋绝缘膜上，所述第二半导体衬底图案与所述第一半导体衬底图案间隔开；第一装置图案，位于所述第一半导体衬底图案上；第二装置图案，位于所述第二半导体衬底图案上，所述第一装置图案与所述第二装置图案具有彼此不同的特性；隔离沟槽，位于所述第一半导体衬底图案与所述第二半导体衬底图案之间，所述隔离沟槽仅局部地延伸到所述隐埋绝缘膜内；以及下部层间绝缘膜，上覆在所述第一装置图案及所述第二装置图案上且填充所述隔离沟槽。
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