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公开(公告)号：CN111146273B
公开(公告)日：2021-08-24
申请号：CN201911381321.X
申请日：2019-12-27
Applicant: 西安电子科技大学
Abstract: 本发明涉及一种具有调控中间层覆盖的结终端扩展终端结构及制备方法，终端结构包括：碳化硅衬底层(101)；半导体层(102)，位于碳化硅衬底层(101)上；结终端扩展区(103)，位于半导体层(102)中；有源区(104)，位于半导体层(102)中且与结终端扩展区(103)相邻；调控中间层(105)，位于半导体层(102)上，完全覆盖结终端扩展区(103)且部分覆盖有源区(104)，调控中间层(105)与结终端扩展区(103)的掺杂类型不同；绝缘钝化层(106)，覆盖调控中间层(105)的表面和半导体层(102)的表面，且与有源区(104)部分接触。该终端结构可以抑制界面电荷造成的器件击穿电压嬗变；可以有效拓宽“击穿电压‑JTE掺杂浓度”优值窗口；降低了表面峰值电场，提高了器件反向耐压可靠性。
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公开(公告)号：CN112038394A
公开(公告)日：2020-12-04
申请号：CN202010724996.6
申请日：2020-07-24
Applicant: 西安电子科技大学
IPC: H01L29/06 , H01L21/336 , H01L29/78
Abstract: 本发明涉及一种能够提高阈值电压稳定性的MOSFET的制备方法，包括：在N+衬底层的上表面生长N-漂移层；在N-漂移层的上表面进行铝离子注入形成第一P阱和第二P阱；在第一P阱内和第二P阱内分别进行氮离子注入形成第二N+源区；在第一P阱内和第二P阱内分别进行铝离子入形成第二P+接触区；然后在此基础上生长N+纳米薄层，将N+纳米薄层进行氧化形成栅氧化层；在栅氧化层表面淀积多晶硅形成多晶硅栅；在多晶硅栅的上表面淀积第一金属形成源电极；在N+衬底层的背面淀积第二金属形成漏电极。此方法可避免能够提高阈值电压稳定性的MOSFET淀积二氧化硅时的离子注入工艺引起的阈值电压漂移问题。
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公开(公告)号：CN111799338A
公开(公告)日：2020-10-20
申请号：CN202010734362.9
申请日：2020-07-27
Applicant: 西安电子科技大学
IPC: H01L29/872 , H01L29/868 , H01L21/329 , H01L29/06 , H01L29/16
Abstract: 本发明公开了一种沟槽型SiC JBS二极管器件及其制备方法，属于微电子技术领域，包括自下而上依次设置的阴极、N+衬底、N-外延层、P+注入区和阳极，两个所述P+注入区之间设置有沟槽结构，在沟槽结构两侧与P+注入区之间分别设有N+掺杂区；本发明在两个P+注入区之间的肖特基接触面下方设置有沟槽结构，沟槽的引入可以增大肖特基接触面积，同时减小寄生电阻，降低了导通电阻，使器件更容易开启，在沟槽结构的基础上，进行N+掺杂，进一步减小导通电阻，提升器件特性。
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公开(公告)号：CN111755521A
公开(公告)日：2020-10-09
申请号：CN202010490793.5
申请日：2020-06-02
Applicant: 西安电子科技大学
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/16 , H01L29/423
Abstract: 本发明涉及一种集成TJBS的碳化硅UMOSFET器件，包括：N+衬底区、N-外延区、P-阱区、N+注入区、第一P+注入区、第二P+注入区、栅极，源极和漏极，其中，第二P+注入区与第一P+注入区间隔设置且深度一致，第一P+注入区内设置有第一沟槽，第二P+注入区内设置有第二沟槽，栅极的深度大于P-阱区的深度，小于第一P+注入区的深度，源极与N+注入区、第一P+注入区、第二P+注入区的界面为欧姆接触，源极与N-外延区的界面为肖特基接触。本发明的器件，在器件内集成的肖特基二极管结构中，引入沟槽结构，使得第一P+注入区和第二P+注入区的深度增加，有效降低了肖特基二极管的阻断泄漏电流，提升了器件的抗雪崩能力。
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公开(公告)号：CN107507862B
公开(公告)日：2020-07-17
申请号：CN201710466252.7
申请日：2017-06-19
Applicant: 西安电子科技大学
IPC: H01L29/739 , H01L21/335 , H01L29/06 , H01L29/16
Abstract: 本发明涉及一种注入增强型SiC PNM‑IGBT器件及其制备方法。该制备方法包括：利用热壁LPCVD工艺在SiC衬底连续生长过渡层、第一漂移层、缓冲层、集电层；利用CMP工艺，去除SiC衬底和过渡层，刻蚀第一漂移层，形成第一沟槽，利用热氧化工艺在第一沟槽淀积氧化层；利用热壁LPCVD工艺在第一漂移层和第一沟槽表面生长第二漂移层；利用离子注入工艺，在第二漂移层形成P型阱区，在P型阱区形成P+接触区和N+发射区；刻蚀第二漂移层，形成第二沟槽，利用热氧化工艺在第二沟槽淀积多晶硅；淀积金属层形成发射极和集电极。本发明在槽栅两侧引入埋氧化层，增强了电导调制效应，降低了导通电阻，并不会导致关断时间明显增大，且在工艺上与现有工艺兼容。
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Patent Agency Ranking
公开(公告)号：CN107507861B
公开(公告)日：2020-06-09
申请号：CN201710466243.8
申请日：2017-06-19
Applicant: 西安电子科技大学
IPC: H01L29/739 , H01L21/331 , H01L29/24
Abstract: 本发明涉及一种新型肖特基接触注入增强型SiC PNM‑IGBT器件其制备方法。该制备方法包括：在SiC衬底连续生长过渡层、第一漂移层、缓冲层、集电层；刻蚀第一漂移层形成第一沟槽，淀积第一氧化层；生长第二漂移层；在第二漂移层上生长P型阱区，在P型阱区形成P+掺杂区、P接触区和N+发射区；刻蚀制备第二沟槽，形成埋氧化层；在第二沟槽生长第二氧化层，淀积多晶硅；淀积金属层分别形成发射极欧姆接触电极、发射极肖特基接触电极和集电极接触电极。本发明在槽栅两侧引入埋氧化层，和在发射极引入肖特基接触电极增强了电导调制效应，降低了导通电阻，并不会导致关断时间明显增大，且在工艺上与现有工艺兼容。
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公开(公告)号：CN111146273A
公开(公告)日：2020-05-12
申请号：CN201911381321.X
申请日：2019-12-27
Applicant: 西安电子科技大学
Abstract: 本发明涉及一种具有调控中间层覆盖的结终端扩展终端结构及制备方法，终端结构包括：碳化硅衬底层(101)；半导体层(102)，位于碳化硅衬底层(101)上；结终端扩展区(103)，位于半导体层(102)中；有源区(104)，位于半导体层(102)中且与结终端扩展区(103)相邻；调控中间层(105)，位于半导体层(102)上，完全覆盖结终端扩展区(103)且部分覆盖有源区(104)，调控中间层(105)与结终端扩展区(103)的掺杂类型不同；绝缘钝化层(106)，覆盖调控中间层(105)的表面和半导体层(102)的表面，且与有源区(104)部分接触。该终端结构可以抑制界面电荷造成的器件击穿电压嬗变；可以有效拓宽“击穿电压-JTE掺杂浓度”优值窗口；降低了表面峰值电场，提高了器件反向耐压可靠性。
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公开(公告)号：CN106876256B
公开(公告)日：2020-05-12
申请号：CN201710210728.0
申请日：2017-03-31
Applicant: 西安电子科技大学
Abstract: 本发明涉及一种SiC双槽UMOSFET器件的制备方法，其特征在于，包括：选取SiC衬底；在所述SiC衬底连续表面生长漂移层、外延层及源区层；对所述源区层、所述外延层及所述漂移层进行刻蚀形成栅槽；对所述栅槽进行离子注入形成栅介质保护区；对所述源区层、所述外延层及所述漂移层进行刻蚀形成源槽；对所述源槽进行离子注入形成源槽拐角保护区；在所述栅槽内生长栅介质层及栅极层以形成栅极；钝化处理并制备电极以形成所述SiC双槽UMOSFET器件。本发明通过在源极和漂移层及外延层的界面形成肖特基接触，在保证不引起体二极管的“通电劣化”问题的同时，减少了额外的肖特基二极管，提高了器件的可靠性并降低了器件设计的复杂性和成本。
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公开(公告)号：CN107612323B
公开(公告)日：2019-11-08
申请号：CN201710695649.3
申请日：2017-08-15
Applicant: 西安电子科技大学
Abstract: 本发明涉及一种电压平衡电路，包括：多个钳位子单元与多个辅助子单元；其中，所述多个钳位子单元依次串行电连接；所述多个辅助子单元依次串行电连接；每个所述辅助子单元分别对应电连接所述多个钳位子单元中相邻两个钳位子单元。本发明通过在串联开关管中每个开关管两端并联电阻，使得处于静态时保证每个开关管两端电压基本一致；通过钳位电容与辅助二极管，在动态时保证每个开关管两端电压基本一致，结构简单，控制策略简单。
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公开(公告)号：CN110197853A
公开(公告)日：2019-09-03
申请号：CN201910458056.4
申请日：2019-05-29
Applicant: 西安电子科技大学
IPC: H01L29/872 , H01L29/06 , H01L21/329
Abstract: 本发明涉及一种结势垒肖特基二极管，自上而下依次包括阳极电极层、隔离介质层、N-外延层、N+衬底层和阴极电极层，其中，在N-外延层的上表面设置有P型离子注入区；相邻P型离子注入区的间距从N-外延层的上表面中心至边缘呈减小趋势；并且P型离子注入区的深度从N-外延层的上表面中心至边缘呈减小趋势。该结势垒肖特基二极管通过使相邻P型离子注入区的间距从器件中心至边缘呈减小趋势，且P型离子注入区深度从器件中心至边缘呈减小趋势，使得器件肖特基接触区的面积从中心至边缘逐渐减小，从而减小了器件中心处与边缘处的温度差，有效抑制了局部电迁移现象的发生，提高器件的可靠性。
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