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公开(公告)号：CN101674250A
公开(公告)日：2010-03-17
申请号：CN200910210761.9
申请日：2009-11-09
Applicant: 盛科网络(苏州)有限公司
IPC: H04L12/56
Abstract: 本发明揭示了一种端口带宽保证的包交换芯片以及在包交换芯片中实现端口带宽保证的方法，其采用类似电路交换系统中分时复用的机制，根据不同端口带宽的大小分配相应数量的时间分片，使得不同速率的多个端口一旦开始突发传送数据，其带宽可以得到严格的保证，可以避免使用复杂的调度机制，大大降低了设计难度。同时可以根据端口速率和端口数量的组合变化，只需要通过软件配置，相应改变时间分片的配置，大大提高了灵活性。此外，这种设计方法还可以降低对端口发送缓存的要求，进一步节约芯片的面积。
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公开(公告)号：CN109857342B
公开(公告)日：2021-07-13
申请号：CN201910041299.8
申请日：2019-01-16
Applicant: 盛科网络(苏州)有限公司
IPC: G06F3/06
Abstract: 本申请实施例公开了一种数据读写方法及装置、交换芯片及存储介质。该方法包括：内核在当前时钟周期到来时，获取在所述当前时钟周期内需要被执行的读写指令；内核获取与所述读写指令关联的目标存储区域；所述目标存储区域为RAM中的至少两个存储区域中未被占用的存储区域；内核在所述当前时钟周期内，根据所述读写指令，对所述目标存储区域进行数据的读写。
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公开(公告)号：CN106302260B
公开(公告)日：2019-08-02
申请号：CN201610605130.7
申请日：2016-07-28
Applicant: 盛科网络(苏州)有限公司
IPC: H04L12/933 , H04L12/861
Abstract: 本发明提供的一种4个读端口4个写端口全共享报文的数据缓存处理方法及处理系统，所述方法包括：将2个2个读端口1个写端口存储器并行拼装为一个Bank存储单元；直接基于4个所述Bank存储单元形成4个读端口4个写端口存储器的硬件框架；一个时钟周期下，当数据通过4个写端口写入到4个读端口4个写端口存储器时，若数据的大小小于等于所述2个读端口1个写端口存储器的位宽，则将数据分别写入不同Bank中，同时，对写入的数据进行复制，分别写入至每个Bank的2个2个读端口1个写端口存储器中；若数据的大小大于所述2个读端口1个写端口存储器的位宽，则等待第二个时钟周期，当第二个时钟周期到来时，将数据分别写入不同Bank中，同时，将每个写入数据的高低位分别写入至每个Bank存储单元的2个2个读端口1个写端口存储器中。本发明具有更低的功耗，更快的处理速度，以及节省更多的资源或面积，实现简单。
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公开(公告)号：CN109857342A
公开(公告)日：2019-06-07
申请号：CN201910041299.8
申请日：2019-01-16
Applicant: 盛科网络(苏州)有限公司
IPC: G06F3/06
Abstract: 本申请实施例公开了一种数据读写方法及装置、交换芯片及存储介质。该方法包括：内核在当前时钟周期到来时，获取在所述当前时钟周期内需要被执行的读写指令；内核获取与所述读写指令关联的目标存储区域；所述目标存储区域为RAM中的至少两个存储区域中未被占用的存储区域；内核在所述当前时钟周期内，根据所述读写指令，对所述目标存储区域进行数据的读写。
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公开(公告)号：CN104580008B
公开(公告)日：2019-02-22
申请号：CN201510005311.1
申请日：2015-01-07
Applicant: 盛科网络(苏州)有限公司
IPC: H04L12/861 , H04L12/823
Abstract: 本发明提供一种基于硬件提高多队列随机丢弃报文精度的方法及装置，所述方法包括：预置数值存储器、队列属性配置存储器、队列指针存储器、队列长度存储器；获取输入数据所在队列的队列长度、最大丢弃阈值、最小丢弃阈值、第一数值以及队列指针读数；若输入数据所在队列的队列长度介于最大丢弃阈值和最小丢弃阈值之间，则根据最大丢弃阈值、最小丢弃阈值、第一数值，以及当前队列的队列长度获取当前队列的丢弃概率；根据队列指针读数访问数值存储器，获取与所述队列对应的判断阈值；根据丢弃概率和判断阈值，决定是否丢弃输入数据。本发明在多队列情况下，能够满足不同队列按照预先配置的丢弃精度进行丢弃，提高了丢弃报文的精度。
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Patent Agency Ranking
公开(公告)号：CN105701294B
公开(公告)日：2018-12-25
申请号：CN201610021204.2
申请日：2016-01-13
Applicant: 盛科网络(苏州)有限公司
IPC: G06F17/50
Abstract: 本发明提供一种实现芯片复杂工程修改的方法及系统，所述方法包括：查找原始的寄存器转换级电路和原始的门级网表，获取其相互对应的关键信号；对原始的寄存器转换级电路中的关键信号进行修改，生成寄存器转换级电路1；在寄存器转换级电路1的关键信号后插入第一寄存器，将对原始的寄存器转换级电路的关键信号进行修改后的修改结果缓存至所述第一寄存器中，生成寄存器转换级电路2；在原始的门级网表的关键信号后插入第二寄存器，生成门级网表1；根据寄存器转换级电路2以及门级网表1，获取门级网表2；保存和/或输出寄存器转换级电路1和门级网表2，完成芯片复杂工程的修改。本发明最少的逻辑改动实现目标工程修改，加速芯片的重新设计周期。
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公开(公告)号：CN108364949A
公开(公告)日：2018-08-03
申请号：CN201810137133.1
申请日：2018-02-10
Applicant: 盛科网络(苏州)有限公司
Abstract: 本发明揭示了一种实现芯片互联超高带宽的方法及芯片互联结构，方法包括采用位于晶圆顶部的至少两层金属层作为互联线的布线层，根据两层金属层的连线间距、互联线的线宽，以及每个互联线的带宽计算达到目标互联带宽时互联线需要占用芯片边长的长度，使两芯片上需要互联的端部相对设置，根据互联线需要占用芯片边长的长度将两芯片进行互联。本发明可使芯片互联后获得超过12.8Tbps的互联带宽，适用于边长为10mm～30mm的芯片互联。
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公开(公告)号：CN102955744B
公开(公告)日：2015-06-17
申请号：CN201110248051.2
申请日：2011-08-26
Applicant: 盛科网络(苏州)有限公司
Inventor： 许俊
IPC: G06F12/06
Abstract: 本发明涉及一种通过长宽变换提高FPGA内部存储器利用率的方法和装置，其中，所述方法包括：S1、输入一原始数据；S2、切分所述原始数据的宽度得到若干被切分数据，并将所述被切分数据存储于一块状存储器中；S3、从所述块状存储器中读取所述被切分数据，将所述被切分数据拼接成所述原始数据进行输出。本发明通过利用内部高速时钟进行FPGA内部数据总线的变换，实现存储器长度的变换，充分利用了FPGA内部块状存储器的长度和宽度的限制，提高了FPGA内部块状存储器的利用率，同时相关的逻辑消耗较小。
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公开(公告)号：CN102983959B
公开(公告)日：2015-05-13
申请号：CN201110260108.0
申请日：2011-09-05
Applicant: 盛科网络(苏州)有限公司
Inventor： 许俊
Abstract: 本发明提供一种在多个MAC中实现PTP一步模式和两步模式的方法，包括以下步骤：S1、接收PTP事件信息的报文；S2、从PTP引擎广播获取报文的接收时刻时戳；S3、判断所述报文的处理模式，根据判断结果对所述报文进行相对应的处理；S4、发送报文；若实现一步模式，从PTP引擎广播获取报文的发送时刻时戳插入到报文的合适位置后发送报文；若实现两步模式，则通过多个MAC回送报文发送起始信号和序列标志号给所述PTP引擎并记录。通过这个集中的PTP引擎把时戳广播到所有的MAC来实现一步模式和两步模式，不需要通过请求响应的机制即可实现。
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公开(公告)号：CN102420776B
公开(公告)日：2014-07-09
申请号：CN201210008122.6
申请日：2012-01-12
Applicant: 盛科网络(苏州)有限公司
IPC: H04L12/861
Abstract: 本发明揭示了一种动态调整入口资源分配阈值的方法，其包括如下步骤：配置各输入端口相对应的丢弃阈值组、流控阈值组以及所映射的业务区；根据输入数据包的输入端口号映射相应的业务区；修改与当前输入端口相对应的端口计数器和业务区计数器的值；得出对应的拥塞程度；根据当前拥塞程度，确定相应的流控阈值以及丢弃阈值，并确定当前输入端口对应的流控请求状态；根据所选取丢弃阈值，确定是否接受输入报文并写入共享缓存；根据所选取的流控阈值以及流控请求状态，决定向输入端口发送流控开启请求或关闭请求。本发明根据缓存业务区的拥塞程度情况，动态调整各输入端口丢弃阈值以及流控阈值，合理调控各输入网络端口对缓存资源的共享。
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