一种芯片及芯片的测试系统

    公开(公告)号:CN112782551B

    公开(公告)日:2024-07-09

    申请号:CN201911067407.5

    申请日:2019-11-04

    Abstract: 本发明实施例提供一种芯片及芯片的测试系统,外部设备通过判断芯片内是否存储可测控制信号数据,获得芯片是否可测,从而减少了测试的时间及误判。该芯片包括:裸片,管脚;所述裸片的内部包括功能选择模块、内部电路、功能模块和测试信号产生模块;所述内部电路与所述功能模块相连,所述测试信号产生模块与所述功能模块相连;所述功能选择模块与所述管脚相连,并用于接收外部设备发送的数据信号,且根据所述数据信号连接所述功能模块或所述测试信号产生模块。

    一种跨时钟域的寄存器读写电路及方法

    公开(公告)号:CN112712829B

    公开(公告)日:2024-07-02

    申请号:CN201911019799.8

    申请日:2019-10-24

    Abstract: 本发明提供一种跨时钟域的寄存器读写电路及方法,所述电路包括:读寄存器电路,连接在慢速时钟域的寄存器与快速时钟域的总线接口之间,用于在总线选中目标寄存器进行读操作时,多级缓存目标寄存器中的数据并将缓存的数据与原始数据比较,在两者相等时通知总线读取数据;写寄存器电路,连接在慢速时钟域的寄存器与快速时钟域的总线接口之间,用于在总线选中目标寄存器进行写操作时,对总线的写数据线锁存后向目标寄存器写入数据。本发明采用多级缓存目标寄存器数据并与原始数据比较的确认机制,以及采用锁存器结构进行写操作,可以有效避免异步信号的亚稳态风险,无需握手反馈即实现快速时钟域总线对慢速时钟域寄存器的快速写入。

    一种控制模块、方法及微控制器芯片

    公开(公告)号:CN112148365B

    公开(公告)日:2024-04-05

    申请号:CN201910563511.7

    申请日:2019-06-26

    Abstract: 本发明涉及一种控制模块、方法及微控制器芯片,该模块包括:硬件读写模块,用于进行SRAM、寄存器和/或外部设备的读取和/或写入;中央处理器,用于处理所述微控制器芯片中的数据和指令,以及访问SRAM、寄存器和外部设备;和电源控制器,用于接收中央处理器发送的指令控制所述硬件读写模块进行数据的读取或写入,以及根据所述硬件读写模块发送的指令控制所述微控制器芯片中的各个模块进入断电模式或正常工作模式。本发明提供的技术方案通过硬件读写模块进行数据的读取和写入,可以使CPU以更快的速度响应断电事件或是唤醒事件,可以满足更多的对响应速度有要求的应用场景。

    一种卷积神经网络运算系统、方法及设备

    公开(公告)号:CN112784952B

    公开(公告)日:2024-03-19

    申请号:CN201911067990.X

    申请日:2019-11-04

    Abstract: 本发明公开了一种卷积神经网络运算系统、方法及设备,用以节省卷积神经网络运算的硬件成本,提高运算能力,所述系统包括:模型解码模块,用于将外部传输的卷积神经网络模型资源解码,得到卷积层模型,并将卷积层模型存储于模型存储模块;模型存储模块,用于存储卷积层模型;数据存储模块,用于存储图像数据和运算结果数据,用于基于卷积层模型,将数据存储模块中存储的图像数据进行卷积神经网络运算,并将运算后的运算结果数据存储于数据存储模块。

    应用于芯片系统的时钟控制方法及装置

    公开(公告)号:CN112214064B

    公开(公告)日:2022-11-11

    申请号:CN201910626030.6

    申请日:2019-07-11

    Inventor: 聂玉庆

    Abstract: 本申请涉及一种应用于芯片系统的时钟控制方法及装置。所述方法包括:切换装置根据有效的第一时钟输入信号或无效的第一时钟输入信号,都可得到有效的输出时钟信号。第一时钟输入信号正常有效的情况下,切换装置保持原有的输出时钟信号作为外部电路的时钟源;若第一时钟输入信号异常,切换装置及时切换第二时钟信号作为输出时钟信号,保证电路保持原有的正常运行,确保芯片时钟的可靠性。

    神经网络模型参数的压缩方法、装置、设备及存储介质

    公开(公告)号:CN114723035A

    公开(公告)日:2022-07-08

    申请号:CN202011525006.2

    申请日:2020-12-22

    Inventor: 聂玉庆

    Abstract: 本申请提供一种神经网络模型参数的压缩方法、装置、设备及存储介质,涉及计算机技术领域,用于解决卷积系数对存储空间以及访问带宽的需求大的问题。该方法包括:根据目标神经网络模型的模型参数划分多个参数集合;针对每一参数集合,可根据每一参数集合中非零参数的数值以及参数值为零的参数个数,得到每一参数集合对应的第一压缩参数;且可根据非零参数得到每一参数集合对应的第二压缩参数以及第三压缩参数;进而可根据第一压缩参数、第二压缩参数以及第三压缩参数对每一参数集合进行编码,得到每一参数集合对应的压缩表示;进而根据各个参数集合的压缩表示得到目标神经网络模型的模型参数的压缩包。

    一种控制电路
    38.
    发明授权

    公开(公告)号:CN112286083B

    公开(公告)日:2021-09-14

    申请号:CN201910668734.X

    申请日:2019-07-23

    Inventor: 黄俏 聂玉庆

    Abstract: 本发明涉及一种控制电路,包括:采样单元和控制单元;采样单元连接于主时钟源,用于根据主时钟源输出的时钟信号设定采样周期,并根据采样周期对一组样本信号进行采样,控制单元连接于采样单元,用于根据采样单元的采样结果生成控制信号,并将控制信号传输至处理器,以便处理器根据控制信号对主时钟源的异常情形进行控制。本发明通过将处理器的主时钟源作为控制电路的采样时钟,根据该采样时钟对样本信号采样,并根据样本结果输出控制信号至处理器,由处理器根据控制信号对主时钟源的异常情形进行处理,从而实现了对主时钟源的实时控制。

    一种芯片及芯片的测试系统

    公开(公告)号:CN112782551A

    公开(公告)日:2021-05-11

    申请号:CN201911067407.5

    申请日:2019-11-04

    Abstract: 本发明实施例提供一种芯片及芯片的测试系统,外部设备通过判断芯片内是否存储可测控制信号数据,获得芯片是否可测,从而减少了测试的时间及误判。该芯片包括:裸片,管脚;所述裸片的内部包括功能选择模块、内部电路、功能模块和测试信号产生模块;所述内部电路与所述功能模块相连,所述测试信号产生模块与所述功能模块相连;所述功能选择模块与所述管脚相连,并用于接收外部设备发送的数据信号,且根据所述数据信号连接所述功能模块或所述测试信号产生模块。

    一种去除毛刺的方法、装置及状态机

    公开(公告)号:CN112445743A

    公开(公告)日:2021-03-05

    申请号:CN201910830595.6

    申请日:2019-09-04

    Abstract: 本申请公开了一种去除毛刺的方法、装置及状态机,用于提高数据传输的准确性。在该方法中,获取待传输的数据的传输指令,其中,所述传输指令至少携带有待传输的数据;根据所述传输指令,当确定第一从机状态机可传输所述待传输的数据时,则将所述待传输的数据传输至第一状态;按照预设转移状态转移所述待传输的数据;当确定传输所述待传输的数据的时钟周期达到预设时钟周期时,将所述待传输的数据转移至预设状态处;若确定达到预设传输时间,则传输所述待传输的数据。

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