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公开(公告)号：CN118227085A
公开(公告)日：2024-06-21
申请号：CN202410644737.0
申请日：2024-05-23
Applicant: 北京微核芯科技有限公司
Abstract: 本申请提出了一种浮点乘加指令的延迟降低的方法及其装置，涉及计算机处理器技术领域。本申请通过监测发射队列中待执行的浮点乘加FMA指令对应的源操作数是否准备就绪，源操作数包括用于浮点乘法的第一操作数和第二操作数，以及用于浮点加法的第三操作数；响应于监测到FMA指令对应的第一操作数和第二操作数就绪而第三操作数未就绪，获取第三操作数对应的就绪时钟周期；根据就绪时钟周期确定FMA指令的指令发射时钟周期；在指令发射时钟周期将FMA指令发射至浮点乘加部件。本申请能够优化FMA的性能，减小FMA运算的延迟，也不用存储浮点乘法FMUL指令的中间结果，在不增加额外硬件开销的情况下，提高流水线的性能。
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公开(公告)号：CN117971721A
公开(公告)日：2024-05-03
申请号：CN202410365423.7
申请日：2024-03-28
Applicant: 北京微核芯科技有限公司
IPC: G06F12/0811 , G06F15/78
Abstract: 本申请提出一种多核处理器的模块验证方法、装置及电子设备，其中，该多核处理器的模块验证方法包括：获取随机约束地址池，并根据随机约束地址池生成测试激励；将测试激励输入被测模块，得到被测模块中任一高速缓存控制模块的第一结果，和被测模块中所有高速缓存控制模块整体的第二结果；获取局部计分板和全局计分板，并将测试激励分别输入局部计分板和全局计分板，得到第三结果和第四结果；根据第三结果和第四结果，分别对第一结果和第二结果进行验证，确定被测模块的验证结果，解决现有技术中模块验证空间膨胀快，仿真复杂的技术问题，实现高效、高覆盖率的多核处理器高速缓存控制模块的模块级验证。
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公开(公告)号：CN117971718A
公开(公告)日：2024-05-03
申请号：CN202410365394.4
申请日：2024-03-28
Applicant: 北京微核芯科技有限公司
IPC: G06F12/0811 , G06F12/084
Abstract: 本申请提出了一种多核处理器的缓存替换方法及其装置，涉及处理器技术领域。通过向多级缓存系统所包含的一级私有缓存发送第一访问请求，并确定第一访问请求在一级私有缓存的第一命中状态；若第一命中状态指示第一访问请求在一级私有缓存中访问未命中，则生成一级私有缓存对应的第一替换信息，第一替换信息包括一级私有缓存中待进行替换的第一数据块对应的第一路信息和第一地址信息；基于第一替换信息生成发送给二级共享缓存的第二访问请求；将第二访问请求发送至二级共享缓存，获取二级共享缓存的返回数据，并基于返回数据完成一级私有缓存的缓存替换。本申请增加了一级私有缓存块在处理器片上存留的时间，提高处理器的片上存储容量利用率。
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公开(公告)号：CN117472802B
公开(公告)日：2024-03-29
申请号：CN202311828921.2
申请日：2023-12-28
Applicant: 北京微核芯科技有限公司
IPC: G06F12/0877 , G06F12/0871
Abstract: 本发明提供一种高速缓存访问方法、处理器、电子设备及存储介质，涉及计算机技术领域，方法包括：L1 Cache在未命中访存指令的情况下，向L2 Cache发送访问请求；访问请求中包括访存指令；L2 Cache接收到访问请求后，在命中访存指令的情况下，向L1 Cache发送填充提示信号；填充提示信号用于指示填充数据的地址信息；填充数据包括L2 Cache命中访存指令的数据；L2 Cache在发送填充提示信号的n拍后，向L1 Cache发送填充数据；L1 Cache基于填充提示信号，接收填充数据；基于填充数据，执行访存指令的命中写回。本发明能够加速访存指令的写回，提高处理器性能。
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公开(公告)号：CN117170986B
公开(公告)日：2024-02-06
申请号：CN202311452479.8
申请日：2023-11-03
Applicant: 北京微核芯科技有限公司
IPC: G06F11/30
Abstract: 本公开涉及一种芯片一致性处理系统，及其方法、装置、设备及介质，有效解决了在处理芯片一致性时，需要跨多个Die进行判断，处理效率过低的同时，计算量较大，致使芯片性能降低的技术问题，芯片一致性处理系统包括：第一芯片和芯片组，其中：所述芯片组中包括多个第二芯片；所述第一芯片中设置有一致性判断模块，所述一致性判断模块上存储有全部第二芯片的签名信息的签名表，用于利用所述签名信息和接收到的一致性请求，确定需要进行同步的目标芯片。
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Patent Agency Ranking
公开(公告)号：CN117478089A
公开(公告)日：2024-01-30
申请号：CN202311828914.2
申请日：2023-12-28
Applicant: 北京微核芯科技有限公司
Abstract: 本发明提供一种存数指令执行方法、装置及电子设备，涉及计算机处理器技术领域，存数指令包括存数指令地址和存数指令数据，存数指令地址存储于存数指令地址保留站，存数指令数据存储于存数指令数据保留站，该方法包括：基于存数指令地址，执行存数指令保留站休眠队列的写入操作，并将存数指令地址从存数指令地址保留站退出；基于存数指令保留站休眠队列中的存数指令地址，执行存数指令队列的写入操作；将存数指令数据写入存数指令队列，并将存数指令数据从存数指令数据保留站退出；基于存数指令队列的写入操作和存数指令数据，执行存数指令。将存数指令的指令地址和指令数据分开存储和发射，有效提高保留站的利用率。
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公开(公告)号：CN117472807A
公开(公告)日：2024-01-30
申请号：CN202311828919.5
申请日：2023-12-28
Applicant: 北京微核芯科技有限公司
IPC: G06F12/1036 , G06F12/1009 , G06F12/0871
Abstract: 本申请实施例提供的虚拟地址的转换方法、装置和电子设备，涉及计算机技术领域。该方法包括：预先基于预设虚页步长对页表项中的虚页号和对应的物理页号进行压缩，得到页表项对应的压缩块；这样在接收到物理地址转换请求时，可以基于待转换的目标虚拟地址的目标虚页号高位和目标虚页号低位，判断一级转译后备缓冲器TLB中多个页表项各自对应的压缩块中是否包括目标虚拟地址，再基于判断结果，确定目标虚拟地址对应的目标物理地址。与现有技术中直接将虚页号和对应的物理页号缓存至一级TLB中相比，通过压缩块的方式可以缓存更多的虚页号和对应的物理页号，从而可以在一定程度上提高虚拟地址在一级TLB中的命中率。
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公开(公告)号：CN117472804A
公开(公告)日：2024-01-30
申请号：CN202311829734.6
申请日：2023-12-28
Applicant: 北京微核芯科技有限公司
IPC: G06F12/0895 , G06F12/0866
Abstract: 本申请提供一种访存失效队列处理方法、装置及电子设备，涉及计算机技术领域，方法包括：获取当前进入访存失效队列的第一访存失效请求；基于所述访存失效队列中已分配失效队列项对应的失效信息，确定所述第一访存失效请求的目标处理方式，所述目标处理方式为所述已分配失效队列项合并处理所述第一访存失效请求，所述已分配失效队列项拒绝处理所述第一访存失效请求，或者，所述已分配失效队列项不合并处理且不拒绝处理所述第一访存失效请求；基于所述目标处理方式，处理所述第一访存失效请求。本申请的方案能够提高访存失效队列的处理方式的灵活性和效率。
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公开(公告)号：CN117472798A
公开(公告)日：2024-01-30
申请号：CN202311828926.5
申请日：2023-12-28
Applicant: 北京微核芯科技有限公司
IPC: G06F12/0871 , G06F12/0875
Abstract: 本发明提供一种高速缓存的路预测方法、装置、电子设备及存储介质，涉及计算机技术领域；方法包括：在接收到跳转指令的情况下，获取当前时刻取指块在指令高速缓存中的命中信息；取指块为指令高速缓存中跳转指令对应的目标地址所在的缓存行；基于命中信息，在取指目标缓冲器中设置路预测信息；路预测信息用于对取指块下一时刻在指令高速缓存中的路标识进行预测；调用取指目标缓冲器，基于路预测信息确定取指块下一时刻在指令高速缓存中的路标识。通过上述方法，实现对跳转指令对应的跳转目标地址所在的路进行预测，降低了整个处理器的功耗；在取指目标缓冲器中设置路预测信息，可以复用取指目标缓冲器记录的信息域，降低处理器实现路预测的成本。
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公开(公告)号：CN115934171A
公开(公告)日：2023-04-07
申请号：CN202310063126.2
申请日：2023-01-16
Applicant: 北京微核芯科技有限公司
IPC: G06F9/38
Abstract: 本公开提出了一种为多指令调度分支预测器的方法及装置，涉及计算机技术领域，该方法包括：确定分支预测器组；获取指令集合；获取初始取指地址和每条指令的指令类型；根据初始取指地址和指令的指令类型，确定N个分支预测器的使用顺序；按照使用顺序和指令集合中指令排列顺序，确定M个指令与N个分支预测器的对应关系；按照指令集合中指令的排列顺序和对应关系，调度对应的分支预测器以对指令集合中指令进行处理。通过获取初始取指地址，基于指令类型，来确定每一条指令对应的分支预测器，可以实现对分支预测器的快速分配，同时可以保证选取到每一个分支预测器的概率都是相同的，提升分支预测器的使用率和指令处理的效率。
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