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公开(公告)号：CN107967132B
公开(公告)日：2020-07-31
申请号：CN201711202435.4
申请日：2017-11-27
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种用于神经网络处理器的加法器和乘法器。其中所述加法器，包括：至少一个加法装置，所述加法装置包括一个异或非门、第一与非门和第二与非门，所述异或非门以两个比特位Ai和Bi为输入，所述第一与非门以两个比特位Ai‑1和Bi‑1为输入，所述第二与非门以所述异或非门的输出和所述第一与非门的输出为输入，所述第二与非门的输出为所述加法装置的输出位Si；其中，Ai和Ai‑1为加数中相邻的两个比特，Bi和Bi‑1为被加数中相邻的两个比特，i大于等于0。
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公开(公告)号：CN107273090B
公开(公告)日：2020-07-31
申请号：CN201710311756.1
申请日：2017-05-05
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了用于神经网络处理器的近似浮点乘法器及浮点数乘法。该近似浮点乘法器在执行操作数的尾数乘法操作时根据指定的精度从各操作数尾数高位开始截取部分位并在所截取的部分位前后补1得到两个新的尾数，对这两个新的尾数进行乘法运算，以得到乘积的近似尾数，以及在经规格化后的近似尾数的低位补零使其位数与操作数的尾数位数一致从而得到所述乘积的尾数。该近似浮点乘法器采用近似计算的方式，根据精度需求截取尾数的不同位数进行相应乘法操作，降低了乘法操作的能量损耗，提高了乘法运算速度，进而使得神经网络处理系统性能更加高效。
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公开(公告)号：CN107729998B
公开(公告)日：2020-06-05
申请号：CN201711046134.7
申请日：2017-10-31
Applicant: 中国科学院计算技术研究所
IPC: G06N3/063
Abstract: 本发明提供一种用于神经网络处理器的方法，包括：1)确定所述神经网络处理器的电路构造；2)增加所述电路构造中至少一条路径上的至少一个器件的延时；3)通过调整用于所述神经网络处理器的工作频率并评估在各个工作频率下的工作状况，来确定使得增加了延时后的所述电路构造的错误率满足设计需要时的最大的工作频率，以及对应的神经网络权重值。
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公开(公告)号：CN109190756A
公开(公告)日：2019-01-11
申请号：CN201811048884.2
申请日：2018-09-10
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种基于Winograd卷积的卷积运算单元和相应的神经网络处理器。该卷积运算单元包括乘法器、累加器和第一选通器，乘法器用于接收待进行矩阵相乘运算的元素或待进行矩阵点乘运算的元素，第一选通器用于接收来自于乘法器的输出值和待进行累加运算的元素，通过控制第一选通器将待进行累加运算的元素或者将所述乘法器的输出值传递至累加器能够使该卷积运算单元在多个工作模式之间进行切换。将本发明的卷积运算单元应用于神经网络处理器能够提高计算效率并降低运行功耗。
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Patent Agency Ranking
公开(公告)号：CN108921288A
公开(公告)日：2018-11-30
申请号：CN201810417343.6
申请日：2018-05-04
Applicant: 中国科学院计算技术研究所
IPC: G06N3/06
Abstract: 本发明提供一种应用于神经网络的激活处理装置。该装置包括查找表单元、多个匹配单元、多个计算单元和缓存单元。查找表单元用于存储反映神经网络中的激活函数的变量区间以及对应的拟合线性函数参数之间的映射关系；多个匹配单元用于基于查找表将与待计算输入变量对应的线性函数参数输出至缓存单元或输出至多个计算单元；缓存单元用于将所存储的线性函数参数输出至多个计算单元；多个计算单元与多个匹配单元和缓存单元连接，多个计算单元根据来自于缓存单元和/或来自于多个匹配单元的线性函数参数完成针对待计算的激活函数的输入变量的线性运算。本发明的激活处理装置能够提高神经网络的激活处理效率并降低功耗。
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公开(公告)号：CN107092961B
公开(公告)日：2018-08-28
申请号：CN201710178680.X
申请日：2017-03-23
Applicant: 中国科学院计算技术研究所
IPC: G06N3/063
Abstract: 本发明提出一种基于模式频率统计编码的神经网络处理器及设计方法，涉及神经网络模型计算的硬件加速技术领域，该处理器包括至少一存储单元，用于存储操作指令与运算数据；至少一计算单元，用于执行神经网络计算；以及控制单元，与至少一存储单元、所述至少一计算单元相连，用于经由所述至少一存储单元获得所述至少一存储单元存储的操作指令，并且解析所述操作指令以控制所述至少一计算单元；至少一个数据压缩单元，其中每个所述数据压缩单元与所述至少一计算单元相连，用于压缩根据所述运算数据获取的计算结果，并基于模式频率统计重新编码；至少一数据解压单元，其中每个所述数据解压单元与所述至少一个计算单元相连，用于解压被压缩的运算数据。
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公开(公告)号：CN108376283A
公开(公告)日：2018-08-07
申请号：CN201810015196.X
申请日：2018-01-08
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种用于神经网络的池化装置和池化方法。该池化装置包括：池化运算单元，用于对输入的神经元进行池化运算；控制单元，用于基于所述池化运算单元的处理能力将池化范围内的神经元划分为多个批次并控制各批次的神经元依次输入至所述池化运算单元进行池化运算。本发明的池化装置和池化方法通过对池化范围内的神经元进行批次划分，能够提高神经网络的计算效率。
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公开(公告)号：CN108345938A
公开(公告)日：2018-07-31
申请号：CN201810170612.3
申请日：2018-03-01
Applicant: 中国科学院计算技术研究所
IPC: G06N3/063
Abstract: 本发明提供一种神经网络处理器，以及采用所述神经网络处理器对神经网络的数据进行比特转换的方法。所述神经网络处理器中包括比特转换装置，该比特转换装置包括：输入接口、控制单元、数据转换单元、和输出接口；其中，所述控制单元用于产生针对所述数据转换单元的控制信号；所述输入接口用于接收原始数据；所述数据转换单元用于根据所述控制信号对所述原始数据进行比特转换，以将所述原始数据转换为采用更少的比特位数进行表达的比特转换结果；所述输出接口用于将所述比特转换结果输出所述比特转换装置。通过本发明可以减少表达数据所采用的比特位数，降低计算所需的硬件成本、和能耗，提高计算速度。
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