一种针对存储模块故障注入集缩减的方法

    公开(公告)号:CN114694735A

    公开(公告)日:2022-07-01

    申请号:CN202210255208.2

    申请日:2022-03-15

    Inventor: 刘毅 廖剑 徐长卿

    Abstract: 本发明公开了一种针对存储模块故障注入集缩减的方法,涉及辐射效应仿真领域。使用预设的仿真测试程序对目标集成电路的存储模块进行测试,得到读写信息文件;使用预设的读写信息分析算法分析读写信息文件,确定存储模块在测试期间的无效注入时间区间;对故障注入集进行故障注入有效性分析,去除故障注入集中处于无效注入时间区间以及无效电路节点的注入故障,得到缩减后的故障注入集。通过存储模块的读写信息文件确定无效注入时间区间,去除故障注入集中处于无效注入时间区间以及无效电路节点的注入故障,从时间和空间两个维度缩减故障注入集,减少仿真时间成本,提高仿真效率。

    基于空时信息的超低延时脉冲神经网络及学习方法

    公开(公告)号:CN114091659A

    公开(公告)日:2022-02-25

    申请号:CN202111403991.4

    申请日:2021-11-24

    Abstract: 本发明涉及一种神经网络及学习法,具体涉及一种基于空时信息的超低延时脉冲神经网络及学习方法,以解决对于携带长脉冲序列的脉冲神经网络训练难以兼顾处理精度和处理时间信息能力的技术问题。脉冲神经网络为基于脉冲神经元的多层感知机或卷积神经网络,采用多阈值LIF模型,依次包括输入层、多个中间隐藏层和输出层。方法步骤包括:构建多阈值LIF模型的脉冲神经网络;采用正态分布初始化脉冲神经元权重;计算脉冲神经网络前向传播;计算损失函数,判断误差是否满足要求,若是,则学习完成;若否,则计算脉冲神经网络误差反向传播,更新权重,直至误差满足要求。

    一种电路级单粒子效应仿真平台

    公开(公告)号:CN108363894B

    公开(公告)日:2021-05-11

    申请号:CN201810421550.9

    申请日:2018-05-04

    Abstract: 本发明提供一种电路级单粒子效应仿真平台,能够支持万门级以上的大规模电路进行单粒子效应仿真分析。该电路级单粒子效应仿真平台包括电路分析模块、故障注入配置模块、分析模式模块、网表处理模块与结果分析模块,其中电路分析模块提取电路中的所有敏感节点,生成电路节点列表文件;故障注入配置模块结合电路节点列表文件和用户输入要注入电路的故障电流源的相关参数,编写脚本随机选取电路节点和故障注入时间,生成故障注入文件;网表处理模块编写脚本得到结果检测文件,再结合分析模式和故障注入文件生成激励文件提供给Fast‐Spice仿真器;结果分析模块保存并提取仿真结果,根据不同的分析模式形成不同的结果图标。

    一种基于等效分组的故障数量缩减方法

    公开(公告)号:CN118898221A

    公开(公告)日:2024-11-05

    申请号:CN202410930698.0

    申请日:2024-07-11

    Abstract: 本申请的实施例涉及电路故障压缩技术领域,特别涉及一种基于等效分组的故障数量缩减方法,所述方法包括:基于目标电路的门级网表的电路拓扑结构分析结果生成测试向量组,将故障列表中的各故障注入目标电路中,得到各故障电路,基于测试向量组中的一个测试向量对各故障电路进行仿真,根据仿真结果对各故障电路进行初始分组;基于其他测试向量,按照规模分割原则和信息增益分割原则,对各初始分组进行并行迭代分割,得到最终分组;根据故障对称性和传递性,对各最终分组中的故障电路进行等价验证,并对各等价故障电路进行基于并查集的故障合并,得到各等价故障集合;基于各等价故障集合生成等价故障列表。该方法低成本、高效率地缩减了故障数量。

    针对寄存器注错单粒子效应仿真的等效遍历故障注入方法

    公开(公告)号:CN116341432A

    公开(公告)日:2023-06-27

    申请号:CN202310340693.8

    申请日:2023-03-31

    Abstract: 本发明提供了一种针对寄存器注错单粒子效应仿真的等效遍历故障注入方法,用于解决大规模集成电路寄存器单元的单粒子效应仿真中仿真时间消耗与仿真故障覆盖率存在矛盾的技术问题。本方法基于多寄存器单元故障注入模型,采用全部寄存器单元的遍历故障注入文件集合仿真的方式,最大程度地发现待测电路中单粒子效应引起故障的情况;再对非使能寄存器单元和使能寄存器单元的寄存器关联组对应的故障注入文件集合中的无效故障注入文件进行删减,空间维度筛查整个仿真周期非工作寄存器单元以及从时间维度筛查指定寄存器非工作时间,大幅缩减仿真的时间与空间成本,满足大规模宇航集成电路设计阶段的单粒子故障仿真和评估需求。

    基于正交设计和神经网络的器件级抗辐照加固预测模型的建立方法

    公开(公告)号:CN115758879A

    公开(公告)日:2023-03-07

    申请号:CN202211425366.4

    申请日:2022-11-14

    Abstract: 本发明为解决对宇航用电子器件的抗辐照加固设计需要经过大量的工艺摸底试验才能得到较为优化的加固方案,导致宇航用抗辐照加固产品研制周期长,研制成本高的问题,而提供一种基于正交设计和神经网络的器件级抗辐照加固预测模型的建立方法。该方法在经器件地面辐照试验数据和器件关键电学参数测试数据校准后的器件TCAD仿真模型的基础上,基于正交设计方法利用仿真获取不同加固条件下器件抗辐照性能和关键电学参数的变化,利用神经网络拟合建立复杂加固条件下器件抗辐照性能和关键电学参数变化预测模型。在所建立的预测模型的基础上,进一步通过遗传算法、模拟退火算法等搜索算法获得最优或近似最优的加固方案,从而指导宇航用抗辐照加固产品的制备。

    一种MPSoC NoC通信架构的设计性能评估方法及系统

    公开(公告)号:CN114666247A

    公开(公告)日:2022-06-24

    申请号:CN202210253790.9

    申请日:2022-03-15

    Abstract: 本发明公开了一种MPSoC NoC通信架构的设计性能评估方法及系统,涉及通信架构性能评估技术领域。根据用户选择的FEC码类型,获取目标数据包的纠错性能参数与编解码延迟参数;获取目标数据包的校验延迟参数;根据NoC中信道位宽与路由计算延迟,计算目标数据包的路径延迟参数;推导目标数据包的无错传输概率及重发次数期望;根据上述参数,计算目标数据包的有效信息位传输延迟期望值。通过分析通信中编码、信道传输、译码、校验等过程的延迟与信道错误,结合FEC有限错误位数下的纠错特性,推导出数据包正确发送所需发送次数与单次发送延迟,进而获得有效信息位传输的延迟期望值,作为评价指标评价方案的优劣。

    一种四维奇偶校验码与汉明码相结合的存储器校验编码及检错纠错方法

    公开(公告)号:CN108733504B

    公开(公告)日:2021-08-13

    申请号:CN201810420934.9

    申请日:2018-05-04

    Abstract: 本发明提出了一种四维奇偶校验码与汉明码相结合的存储器校验编码及检错纠错方法。该方法将四维奇偶校验码与汉明码相结合,采用双重编码的方式,首先采用四维奇偶校验码对要进行存储的数据进行编码,实现对数据位的3位纠错,然后利用可以对自身产生的校验位自我纠错的汉明码对第一重编码生成的校验码进行2次编码,解决四维奇偶校验码的校验位自我纠错存在很多限制与不足的问题,提高存储器检错纠错的可靠性;同时,本发明还对四维奇偶校验码的编码方式进行了优化设计,其生成的校验位减少到了32位。

    一种复杂条件下的单粒子脉冲电流源建模方法

    公开(公告)号:CN108363893B

    公开(公告)日:2021-05-11

    申请号:CN201810420937.2

    申请日:2018-05-04

    Abstract: 本发明提出了一种复杂条件下的单粒子脉冲电流源建模方法。该建模方法首先采用TCAD仿真工具分析LET、温度、入射位置、入射角度、漏极偏置对NMOS器件单粒子电流脉冲的影响,得到每种因素对单粒子电流脉冲影响的最坏情况;然后将温度、入射位置、和漏极偏置设置为最坏情况,获得不同LET情况下的漏极瞬态电流脉冲,使用模拟函数对电流脉冲进行拟合,获得每种LET情况下的模拟函数参数值,之后将拟合得出的模拟函数参数值与LET进行拟合,并在得到的拟合表达式中考虑入射角度的影响;最后采用“Verilog‑A”语言可建立复杂条件下的单粒子瞬态脉冲电流源模型。本发明考虑因素全面、模型准确度高、非常实用。

    一种基于FPGA+ARM架构的片上网络仿真平台

    公开(公告)号:CN108365996B

    公开(公告)日:2021-03-30

    申请号:CN201810421548.1

    申请日:2018-05-04

    Abstract: 本发明提供一种基于FPGA+ARM架构的片上网络仿真平台,解决传统软件模拟性能低下以及目前硬件解决方案因结构固定导致可扩展性差的问题。本发明采用RAM+FPGA的系统架构,通过FPGA搭建片上网络基本架构实现硬件加速的目的,借助AXI总线配置各路由器参数和实时收集片上网络中各路由器的信息,收集的数据通过ARM芯片的分析和计算得到仿真结果,最终通过串口将结果发送给上位机。基于本发明,在仿真条件发生变化时只须修改配置信息,而不必重新设计、综合和生成比特流文件,具有很好的可扩展性。

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