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公开(公告)号：CN119967839A
公开(公告)日：2025-05-09
申请号：CN202510087224.9
申请日：2025-01-20
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
Abstract: 本发明提出了一种基于ScAlN的增强型高电子迁移率晶体管及制备方法，所制备的晶体管中包括AllnN渐变层、ScAlN势垒层和帽层以及GaN沟道层；制备方法包括备用衬底上沉积外延片；对键合体进行刻蚀；制备晶体管的电极并获取制备结果。本发明N极性GaN/ScAlN异质结的沟道层上所生长的宽带隙ScAlN帽层，能够诱导足够的负极化电荷在栅极下方形成电势阱，有利于消耗沟道层中2DEG的浓度以提高晶体管的阈值电压；ScAlN宽禁带材料具有更强的极化效应，有助于在异质界面处形成更高的2DEG浓度，从而提高器件的电流密度；N极性GaN材料具有更好的界面质量，可以降低Ga极性GaN材料工作时的能耗。
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公开(公告)号：CN119943583A
公开(公告)日：2025-05-06
申请号：CN202510091252.8
申请日：2025-01-21
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
Abstract: 本发明提出了一种基于多孔GaN的耐高温微型超级电容器及其制备方法，方法的实现步骤为：将多孔GaN生长在预处理后的绝缘衬底的上表面；获取图案化集流体‑多孔GaN‑蓝宝石结构；得到微型超级电容器的主体结构；对其进行封装完成基于多孔GaN的耐高温微型超级电容器的制备。本发明通过对沉积在预处理后的绝缘衬底上GaN薄膜进行电化学刻蚀形成多孔GaN，避免了现有技术通过采用对GaN单晶晶片进行腐蚀并进行研磨，再将研磨成的浆料涂覆至集流体上的方法所获取的多孔GaN的孔洞均匀性较差的缺陷，有效提高了超级电容器的耐高温特性，同时利用光刻技术形成结构更加精细微型超级电容器。
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公开(公告)号：CN119855190A
公开(公告)日：2025-04-18
申请号：CN202411681822.0
申请日：2024-11-22
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
IPC: H10D30/47 , H10D30/01 , H10D62/824 , H10D62/17
Abstract: 本发明公开了一种低源漏电阻高Al组分势垒GaN异质结晶体管及其制备方法，该晶体管结构包括自下而上依次设置的衬底、复合缓冲层、沟道层、隔离层、势垒层，帽层，该帽层表面两端设置有源漏电极，在源漏电极之间设置栅电极。所述源漏电极下方，在部分区域刻蚀，形成纳米凹槽阵列结构，倾斜角度离子注入激活，在纳米凹槽附近形成N型重掺杂，在纳米凹槽中填充金属形成源漏电极。所述结构源漏电极金属直接与2DEG接触，与N型重掺杂区域一起退火后形成欧姆接触，降低接触电阻。该方法解决了高Al组分势垒GaN异质结材料常规方法制备的源漏电极接触电阻阻值大的问题，增大了GaN异质结高电子迁移率晶体管器件输出电流，且制备工艺简单、易于实现、效果突出。
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公开(公告)号：CN119789464A
公开(公告)日：2025-04-08
申请号：CN202411642365.4
申请日：2024-11-18
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
Abstract: 本申请涉及半导体器件技术领域，特别地，涉及一种GaN高电子迁移率晶体管及其制备方法。该晶体管结构自下而上依次包括：衬底1、复合缓冲层2、沟道层3、隔离层4、势垒层5、帽层6、源电极7、栅电极8、纳米深槽阵列9和漏电极10；所述栅电极8下方，在部分区域刻蚀去除帽层6、势垒层5、沟道层3与部分III‑N复合缓冲层2，形成纳米深槽阵列结构9，在纳米深槽阵列9中填充金属并与栅电极8相连。所述填充金属并与栅电极8相连的纳米深槽阵列9能够将复合缓冲层2中积累的空穴有效抽取出去，从而抑制了关态工作时高漏极电压导致的复合缓冲层中空穴积累，提高了器件的长期稳定性和可靠性，且制备工艺简单、易于实现、效果突出。
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公开(公告)号：CN119789449A
公开(公告)日：2025-04-08
申请号：CN202411642762.1
申请日：2024-11-18
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
Abstract: 本申请涉及半导体器件技术领域，本申请公开了一种具有自对准栅电极的氮化镓(GaN)P沟道晶体管实现方法。该晶体管的结构从下往上依次包括衬底、成核层、缓冲层、P型GaN沟道层、P型GaN重掺杂层和N型GaN重掺杂层。在N型GaN重掺杂层的上表面刻蚀形成栅凹槽，栅凹槽的深度进入P型GaN沟道层内，并填充栅介质和栅金属，实现栅电极。栅凹槽两边的N型GaN重掺杂层和P型GaN重掺杂层形成隧穿结，源电极金属和漏电极金属分别与P型GaN沟道层通过隧穿结形成欧姆接触。通过引入隧穿结结构和栅凹槽，实现了具有自对准栅电极的氮化镓P型GaN沟道晶体管，制作的晶体管导通电阻小，电流高，并且工艺简单，成本低，与基于P‑GaN栅极的GaN HEMT功率器件外延材料结构和工艺兼容。
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Patent Agency Ranking
公开(公告)号：CN119653815A
公开(公告)日：2025-03-18
申请号：CN202411682890.9
申请日：2024-11-22
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
Abstract: 本发明公开了一种基于异质结空穴超注入的氧化镓场效应晶体管及其制备方法，解决了氧化镓场效应管电流密度小的问题。本发明增设了P型异质结构区，Ga2O3衬底上有Ga2O3外延层沟道，源极金属、P型异质材料区设在Ga2O3外延层沟道上两端；P型异质材料区与Ga2O3外延层沟道形成异质PN结。方法包括预处理；台面刻蚀；源极金属生长；欧姆退火；漏极异质结与电极材料生长；栅极介质的制备与开孔；栅极金属的生长。本发明的P型异质材料与沟道形成异质结，漏极金属与P型异质材料采用自对准工艺；使用p型NiO材料作为p型氧化镓材料替代，利用p‑NiO与n‑Ga2O3空穴超注入效应，提高反向击穿电压并降低正向导通电阻。可用于工作电压大于5V的逆变器等电力电子设备。
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公开(公告)号：CN119562531A
公开(公告)日：2025-03-04
申请号：CN202411673974.6
申请日：2024-11-21
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
Abstract: 本发明公开了一种带复合终端的高耐压Ga2O3垂直功率二极管及制备方法，解决了现有氧化镓功率二极管中由于电流集边效应与电场集中效应而导致反向泄漏电流过大的问题。本发明自下而上包括：阴极、衬底、外延层、离子注入区、介质层、覆盖在介质层之上的p型NiO薄膜层、覆盖在器件表面的阳极金属层。制备步骤有：清洗外延片、制作阴极、光刻形成待离子注入区域、离子注入、淀积介质层、淀积p型NiO薄膜、淀积阳极金属层。本发明在氧化镓功率二极管中引入介质层边缘终端和离子注入边缘终端，并将p型NiO薄膜淀积在介质层之上，显著降低反向漏电，大幅提高器件耐压，在大功率、军工等领域应用前景广阔。
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公开(公告)号：CN119521710A
公开(公告)日：2025-02-25
申请号：CN202411632365.6
申请日：2024-11-15
Applicant: 西安电子科技大学 , 西安电子科技大学广州研究院
Abstract: 本发明涉及一种基于p型AlGaN背势垒结构的低功耗GaN HEMT及其制备方法，HEMT包括：自下而上依次设置的衬底、成核层、缓冲层、p型AlGaN背势垒层、沟道层、插入层、顶势垒层和帽层；其中，p型AlGaN背势垒层中Al组分的含量为x，x为0～1；源极，由帽层一端的上表面延伸至顶势垒层的内部；漏极，由帽层另一端的上表面延伸至顶势垒层的内部；栅极，位于源极和漏极之间，且位于帽层的上表面。本发明采用p型AlGaN材料作为背势垒结构，能够有效降低通过缓冲层的泄漏电流，进而降低器件的功耗，在提高器件可靠性的同时改善器件的击穿特性。
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公开(公告)号：CN119008629A
公开(公告)日：2024-11-22
申请号：CN202411073227.9
申请日：2024-08-06
Applicant: 西安电子科技大学 , 西安电子科技大学广州研究院
IPC: H01L27/092 , H01L29/417 , H01L21/8238
Abstract: 本发明公开了一种单片集成GaN CMOS反相器及其制备方法，该反相器包括T型FIN结构p‑FET和HEMT。T型FIN结构p‑FET和HEMT共享缓冲层；缓冲层叠加于衬底之上；T型FIN结构p‑FET和HEMT之间设有的隔离槽深入至缓冲层的上部；T型FIN结构p‑FET的栅电极和HEMT的栅电极通过第一金属互联条连接；T型FIN结构p‑FET的漏电极和HEMT的漏电极通过第二金属互联条连接。通过T型FIN结构p‑FET的源漏沟道设有的多个T型FIN结构可以增强栅级可控性和电流驱动能力，降低器件功耗。通过调节T型FIN结构的FIN宽，可以形成增强型器件，还可以调控阈值电压进而改善反相器的性能。
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公开(公告)号：CN119008625A
公开(公告)日：2024-11-22
申请号：CN202411079662.2
申请日：2024-08-07
Applicant: 西安电子科技大学 , 西安电子科技大学广州研究院
Abstract: 本发明公开了一种增强型SiC衬底GaN电力电子器件，包括：衬底和缓冲层，缓冲层包括隔离槽，缓冲层被隔离槽划分为第一区域和第二区域；在第一区域，缓冲层上设置有第一沟道层、第一势垒层、第一钝化层、第一隔离层和有源层，有源层中设置有漂移区、引出区和源区，漂移区中设置有漏区，引出区和源区的上表面设置有第一源极，漏区的上表面设置有第一漏极，二者之间设置第一栅极；在第二区域，缓冲层上依次设置有第二沟道层、第二势垒层、第二钝化层和第二隔离层，第二隔离层上设置有第二源极和第二漏极，二者之间设置有第二栅极；第一漏极与第二源极通过第一金属互联线电连接，第一源极与第二栅极通过第二金属互联线电连接。本发明能够改善器件性能。
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