一种FCE二极管及其制造方法

    公开(公告)号:CN109768075A

    公开(公告)日:2019-05-17

    申请号:CN201711097975.0

    申请日:2017-11-09

    Abstract: 本发明公开了一种FCE二极管及其制造方法。所述FCE二极管包括:漂移层;位于漂移层的第一表面上的P型层;位于漂移层的第二表面上的N-缓冲层;通过向N-缓冲层注入N型离子而形成的N++掺杂层,其中N++掺杂层的厚度小于N-缓冲层的厚度;通过刻蚀N++掺杂层而形成的多个N++掺杂区以及每两个相邻N++掺杂区之间的沟槽,沟槽的底部10接触所述N-缓冲层;通过沟槽向N-缓冲层注入P型离子而形成的不与N++掺杂区接触的P++掺杂区,其中P++掺杂区的厚度小于N-缓冲层的厚度。采用本发明在保证较好的软恢复特性的同时提高P++掺杂区的接触效果,进而同时降低了FCE二极管阴极面的接触电阻。

    一种晶圆背面金属薄膜及其制备方法

    公开(公告)号:CN108624844A

    公开(公告)日:2018-10-09

    申请号:CN201710160262.8

    申请日:2017-03-17

    Abstract: 本发明公开了一种晶圆背面金属薄膜及其制备方法,包括在晶圆背面溅射形成第一金属层;在晶圆背面与第一金属层接触处形成第一金属与硅的合金层;在第一金属层上溅射形成第二金属层;在第二金属层上溅射形成第三金属层,控制溅射后晶圆温度低于设定值,并在溅射时通入保护气体;关闭第三金属溅射,保持腔体中气体流通,当晶圆温度低于设定值,开启第三金属溅射,控制溅射后晶圆温度低于设定值,若第三金属层厚度未达目标值,则重复该步骤;若达目标值,在第三金属层上溅射形成第四金属层。本发明能解决现有工艺形成的金属薄膜存在较大应力而导致晶圆发生严重翘曲,使后端晶圆电参数测试、封装划片等工艺无法实现,并增加晶圆碎片率的技术问题。

    一种功率半导体芯片,该芯片的光刻版及其曝光方法

    公开(公告)号:CN107065450A

    公开(公告)日:2017-08-18

    申请号:CN201710325616.X

    申请日:2017-05-10

    Abstract: 本发明公开了一种功率半导体芯片,该芯片的光刻版及其曝光方法,方法包括:根据曝光场大小将大尺寸芯片划为两个以上的区域单元,根据芯片类型分为边角、边缘或中心区域单元的任一种,同一类型区域单元图形一致;将区域单元组合成光刻版,光刻版包括由芯片划分的所有区域单元类型,光刻版尺寸小于或等于芯片尺寸;利用遮光板选取光刻版上相应区域单元对硅片曝光;通过光刻机的硅片偏置和旋转设置,将曝光的区域单元图形转移至硅片相应位置,将剩余区域单元通过遮光板曝光窗口,及硅片偏置和旋转操作,逐一曝光。本发明能够解决现有芯片制作采用多块版拼接,光刻版数量多、成本大,拼接时容易造成误差,无法适用于具有复杂结构芯片制备的技术问题。

    集成于IGBT芯片的温度传感器及其制造方法

    公开(公告)号:CN111735549A

    公开(公告)日:2020-10-02

    申请号:CN201910228653.8

    申请日:2019-03-25

    Abstract: 本申请公开了一种集成于IGBT芯片的温度传感器、IGBT芯片及其制造方法,在IGBT芯片的多晶硅沟槽栅中通过掺杂的方式形成多晶硅二极管,利用测量多晶硅二极管的正向压降来监测芯片的温度变化,并且沟槽栅和IGBT芯片之间设置有栅氧化层,栅氧化层108将多晶硅层101和IGBT芯片的元胞区完全隔离,且温度传感器设置于芯片的陪区(dummy),避免了温度传感器与IGBT元胞区在工作状态下的相互干扰,因此大大简化了二者之间的隔离设计。同时,通过将二极管内建在IGBT芯片的沟槽内部,避免了对芯片表面平整度的影响,可以实现芯片表面低线宽的光刻技术,有利于芯片元胞区致密化设计。

    一种功率模块及其制作方法

    公开(公告)号:CN108231714B

    公开(公告)日:2019-12-27

    申请号:CN201611153311.7

    申请日:2016-12-14

    Abstract: 本发明公开了一种功率模块及其制作方法,功率模块包括:芯片,用于布置芯片的衬板,以及用于将芯片、衬板封装在液冷散热器上的封装外壳。衬板包括:陶瓷层、正面金属化层、背面金属化层和针翅状阵列。正面金属化层布置于陶瓷层的上表面,背面金属化层布置于陶瓷层的下表面。针翅状阵列位于陶瓷层的下表面,且针翅状阵列与陶瓷层为一体式结构。衬板通过焊接或烧结等方式设置在液冷散热器的上表面。本发明能够解决现有功率模块基板拱度控制难度大,模块散热效率低,密封不可靠而易引发漏液的技术问题。

    IGBT背面制作方法及IGBT
    28.
    发明授权

    公开(公告)号:CN106816377B

    公开(公告)日:2019-11-22

    申请号:CN201510849344.4

    申请日:2015-11-30

    Abstract: 本发明提供的IGBT背面制作方法及IGBT,包括:在第一背面上依次沉积第一半导体薄膜层和电介质层;光刻和刻蚀第二区域的第一半导体薄膜层和电介质层,并保留第一区域的第一半导体薄膜层和电介质层;沉积第二半导体薄膜层,光刻和刻蚀第二半导体薄膜层和电介质层,并保留第二区域的第二半导体薄膜层;沉积背面金属电极。本发明利用第一半导体薄膜层和第二半导体薄膜层分别与第一背面间的带隙差来调节载流子注入效率和导通压降,工作时,第一半导体薄膜层的带隙比第一背面的带隙高,载流子注入效率高,器件导通压降低,关断时,第二半导体薄膜层的带隙比第一背面的带隙低,载流子的抽取速率快,使器件快速关断,降低关断损耗,提高器件工作频率。

    沟槽栅IGBT芯片的制作方法

    公开(公告)号:CN110416079A

    公开(公告)日:2019-11-05

    申请号:CN201810397165.5

    申请日:2018-04-28

    Inventor: 姚尧 罗海辉 肖强

    Abstract: 本发明公开了一种沟槽栅IGBT芯片的制作方法,包括步骤一:在晶圆基片上形成有源沟槽和虚栅沟槽,虚栅沟槽设置于有源沟槽之间;步骤二:在有源沟槽和虚栅沟槽内表面形成第二氧化层,并在有源沟槽和虚栅沟槽内填充多晶硅,形成实沟槽栅和虚沟槽栅;步骤三:在晶圆基片上表面以及实沟槽栅和虚沟槽栅上形成绝缘介质层;步骤四:对绝缘介质层上的第一预设位置进行刻蚀,至少裸露出下方对应的虚沟槽栅和实沟槽栅与虚沟槽栅之间的部分晶圆基片,形成第一接触窗口。本申请通过在有源沟槽之间插入一个或多个虚栅沟槽,利用虚栅沟槽自身的宽度以及虚栅沟槽之间的间距来增加金属接触孔的尺寸,从而降低金属接触窗口的形成工艺以及金属填孔的工艺难度。

    一种功率半导体器件的制备方法

    公开(公告)号:CN109962016A

    公开(公告)日:2019-07-02

    申请号:CN201711432026.3

    申请日:2017-12-26

    Abstract: 一种功率半导体器件的制备方法,其包括:在衬底中制作场限环和有源区,其中,场限环和有源区具有第二导电类型,有源区设置在场限环所形成的环形内部。相较于现有的功率半导体器件,本发明所提供的功率半导体器件制作方法由于各个场限环的间距之间还可以存在基于间距调整系数的函数关系,因此设计人员在对功率半导体器件进行设计制作时,通过调整场限环结构调节因子(包括环宽调整系数和间距调整系数),即可快速有效地调节场限环终端结构,从而获得各种具有不同环宽和环间距的终端结构作为NGV‑FLR终端设计的备选方案。

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