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公开(公告)号：CN101154459B
公开(公告)日：2012-03-21
申请号：CN200710180230.0
申请日：2001-09-20
Applicant: 株式会社东芝
CPC classification number: G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/22 , G11C16/3436 , G11C16/3454 , G11C29/70 , G11C29/832 , G11C2211/5621 , G11C2211/5641
Abstract: 本发明用于准确识别存储器中的不良块的半导体存储装置，该半导体存储装置包含：具有多个存储元件的第1存储区域(512列)，上述第1存储区域存储从外部输入的数据；发生差错订正代码的差错订正代码发生电路(8)；与从上述外部输入的数据相对应，存储由上述差错订正代码发生电路发生的差错订正代码的第2存储区域(ECC代码区域)，上述第2存储区域在上述差错订正代码发生电路非激活时，用于替换上述第1存储区域内的不良存储元件。通过上述半导体存储装置能够准确识别存储器中的不良块，提高成品率。
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公开(公告)号：CN1681046B
公开(公告)日：2011-07-13
申请号：CN200510065564.4
申请日：2000-06-28
Applicant: 株式会社东芝
CPC classification number: G06F11/10 , G06F11/1008 , G06F11/1068 , G06F11/1072 , G11C7/1006 , G11C16/0483 , G11C16/10 , G11C2029/0411 , G11C2207/104
Abstract: 一种快闪存储器，可内部自动校正错误，与现有产品具有互换性。它包括：存储器段；指令接口3，接受外部指令产生控制信号；电路7，由写入指令信号激活，产生控制信号；错误校正电路11，由写入数据输入指令信号激活，与外部输入的第一信号同步，接受外部输入的写入数据，由写入指令激活，与控制信号同步，产生检查数据；电路17，相对各个存储器单元设置，将写入数据或检查数据取入暂存；写入电路13～15，由写入指令激活，将存储的写入数据和检查数据写入存储器段。
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公开(公告)号：CN1856841B
公开(公告)日：2010-09-22
申请号：CN200480027761.0
申请日：2004-08-23
IPC: G11C16/22
CPC classification number: G11C16/22
Abstract: 提供一种对每个存储块具有保护功能的非易失性半导体存储器件，该非易失性半导体存储器件包含：由多个存储块构成的存储单元阵列，接口，写入电路，和读取电路。保护标记被写入到存储块中。读出的保护标记可以通过接口输出到外部器件。由接口输入写入命令时，在被选择的块的保护标记具有第一值时写入电路执行写入命令，而保护标记具有第二值时不执行写入命令。
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公开(公告)号：CN1555064B
公开(公告)日：2010-06-16
申请号：CN200410028412.2
申请日：2001-08-20
Applicant: 株式会社东芝
IPC: G06F13/00 , G11C16/06 , H01L27/115
CPC classification number: H01L27/115 , G11C16/0483 , G11C16/08 , H01L2224/48091 , H01L2224/48137 , H01L2224/48464 , H01L2224/49175 , H01L2924/00014 , H01L2924/00
Abstract: 本发明提供一种可抑制成本增加的非易失性半导体存储封装和可分离存储装置，其中非易失性半导体存储封装包括：具有包含多个非易失性半导体存储单元的存储单元阵列的存储装置；控制上述存储装置的控制部；可与网络连接的网络界面；与上述网络界面连接的、独立地管理来自上述网络的数据文件与上述存储单元阵列的地址之间的关系的文件管理部；以及与上述文件管理部连接的、把来自上述文件管理部的信号转换成上述控制部可使用的信号的存储器界面。
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公开(公告)号：CN1879175B
公开(公告)日：2010-04-14
申请号：CN200480030734.9
申请日：2004-10-12
Applicant: 桑迪士克股份有限公司 , 株式会社东芝
IPC: G11C11/56
CPC classification number: G11C16/0483 , G11C11/5628 , G11C16/10 , G11C16/3454 , G11C16/3459
Abstract: 该用于编程一组存储器单元的处理是修改基于该等存储器单元的行为编程处理得以改进。例如，施加一组编程脉冲到一组快闪存储器单元的字线。对哪些存储器单元较易编程和哪些存储器单元较难编程作出判定。可基于哪些存储器单元较易编程和哪些存储器单元较难编程的所述判定来调整位线电压(或其它参数)。接着将藉由所述调整的位线电压(或其它参数)继续所述编程处理。
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Patent Agency Ranking
公开(公告)号：CN100538903C
公开(公告)日：2009-09-09
申请号：CN200510116413.7
申请日：2002-02-28
IPC: G11C16/06 , G11C11/56 , H01L27/115
CPC classification number: G11C11/5628 , G11C11/5642 , G11C16/0483 , G11C16/10 , G11C16/12 , G11C16/34 , G11C16/3418 , G11C16/3427 , G11C16/3459 , G11C16/3481 , G11C2211/5621 , H01L27/115 , H01L27/11521 , H01L27/11524
Abstract: 本发明提供了一种非易失性半导体存储器，包括：非易失性存储单元；以及将数据写入上述存储单元的写入电路，用于对上述存储单元供给写入电压和写入控制电压，以变更上述存储单元的写入状态，改变上述写入控制电压的供给来减慢上述变更，以及在减慢上述变更的过程中禁止上述变更。
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公开(公告)号：CN100431045C
公开(公告)日：2008-11-05
申请号：CN200410042179.3
申请日：2001-09-20
Applicant: 株式会社东芝
CPC classification number: G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/22 , G11C16/3436 , G11C16/3454 , G11C29/70 , G11C29/832 , G11C2211/5621 , G11C2211/5641
Abstract: 本发明用于准确识别存储器中的不良块的半导体存储装置，该半导体存储装置包含：具有第1、第2存储区域的存储单元阵列，上述第1存储区域具有由地址信号选择的多个存储元件，上述第2存储区域具有由控制信号选择的多个存储元件；分别与上述第1、第2存储区域对应设置的选择电路(6、6a)，上述各选择电路具有存储电路(109)，根据地址信号选择上述第1或第2存储区域；在上述存储电路并联连接的开关元件(108)，上述开关元件在上述存储电路被切断的状态下，根据控制信号导通，将上述选择电路设定在可能选择。通过上述半导体存储装置能够准确识别存储器中的不良块，提高成品率。
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公开(公告)号：CN101154459A
公开(公告)日：2008-04-02
申请号：CN200710180230.0
申请日：2001-09-20
Applicant: 株式会社东芝
CPC classification number: G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/22 , G11C16/3436 , G11C16/3454 , G11C29/70 , G11C29/832 , G11C2211/5621 , G11C2211/5641
Abstract: 本发明用于准确识别存储器中的不良块的半导体存储装置，该半导体存储装置包含：具有多个存储元件的第1存储区域(512列)，上述第1存储区域存储从外部输入的数据；发生差错订正代码的差错订正代码发生电路(8)；与从上述外部输入的数据相对应，存储由上述差错订正代码发生电路发生的差错订正代码的第2存储区域(ECC代码区域)，上述第2存储区域在上述差错订正代码发生电路非激活时，用于替换上述第1存储区域内的不良存储元件。通过上述半导体存储装置能够准确识别存储器中的不良块，提高成品率。
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公开(公告)号：CN1323438C
公开(公告)日：2007-06-27
申请号：CN200310118672.4
申请日：2003-11-28
Applicant: 株式会社东芝
IPC: H01L27/10 , H01L27/115 , H01L29/78 , G11C11/34 , G11C16/00
CPC classification number: G11C16/3459 , G11C11/5628 , G11C11/5642 , G11C16/0483 , G11C16/12 , G11C2211/5642 , G11C2211/5648
Abstract: 在存储i位数据的存储单元1中存储下一个数据时，事先在邻接的存储单元1中写入i位以下的数据。i位以下数据的写入比本来的阈值电压(存储i位数据时的实际阈值电压)低。写入邻接的存储单元2之后，提升存储单元1的阈值电压进行写入。在提升阈值电压进行写入前后，i位数据或是本来的阈值电压，或是比它低的阈值电压。为了加以区别，准备标志用的存储单元(标志单元)，进行对应该标志单元的数据的读出操作。
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公开(公告)号：CN1467752A
公开(公告)日：2004-01-14
申请号：CN03138198.7
申请日：2003-05-29
Applicant: 株式会社东芝
Inventor： 田中智晴
IPC: G11C16/10
CPC classification number: G11C16/10
Abstract: 提供能缩短把预先写入期间和写入期间合计的写入期间的非易失性半导体存储装置，包括：能电改写数据的第一、第二非易失性半导体存储单元(M)；在所述第一、第二存储单元上同时施加多个写入脉冲，进行写入的写入控制电路(3～8)。写入控制电路(3～8)不依存于第一、第二存储单元的写入状态，在其上同时施加第一预先写入脉冲；在施加后，不依存于它们的写入状态，在第一、第二存储单元上同时施加比第一预先写入脉冲高出第一电位差的第二预先写入脉冲。然后，在第一、第二存储单元上同时施加具有比第二预先写入脉冲低的初始电压且以比第一电位差小的第二电位差使电压不断升高的写入脉冲列。
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