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公开(公告)号：CN102163179B
公开(公告)日：2015-05-06
申请号：CN201110038959.0
申请日：2011-02-16
Applicant: 株式会社东芝
CPC classification number: G06F12/0246 , G06F2212/7205
Abstract: 本发明涉及半导体存储器装置。根据一个实施例，一种半导体存储器装置根据日志结构方法进行以下写入：响应于来自主机的写入具有特定的逻辑块地址的数据的请求而将数据写入半导体存储器元件，以及为了压缩而将有效数据写入所述半导体存储器元件。所述半导体存储器装置根据预定的比率调整响应于来自所述主机的请求的写入的频率和用于压缩的写入的频率。
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公开(公告)号：CN101632068B
公开(公告)日：2015-01-14
申请号：CN200880008447.6
申请日：2008-12-25
Applicant: 株式会社东芝
CPC classification number: G06F3/0604 , G06F3/0616 , G06F3/0631 , G06F3/064 , G06F3/0656 , G06F3/0658 , G06F3/0679 , G06F3/0685 , G06F12/0246 , G06F12/0804 , G06F12/0866 , G06F2212/7201 , G06F2212/7202 , G06F2212/7203 , G06F2212/7209 , G11C11/5628
Abstract: 一种半导体存储装置包括：配置在易失性半导体存储器中的第一存储器区11、配置在非易失性半导体存储器中的第二和第三存储器区12和13、以及执行下面的处理的控制器10。控制器10执行：第一处理，用于通过第一单位将多个数据存储在所述第一存储器区中；第二处理，用于通过第一管理单位将从所述第一存储器区输出的数据存储在所述第二存储器区中；以及第三处理，用于通过第二管理单位将从所述第一存储器区输出的数据存储在所述第三存储器区中。
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公开(公告)号：CN102436353B
公开(公告)日：2014-08-13
申请号：CN201110254447.8
申请日：2011-08-31
Applicant: 株式会社东芝
IPC: G06F3/06
CPC classification number: G06F12/0246 , G06F12/1009 , G06F2212/7201 , G06F2212/7205
Abstract: 本发明涉及半导体存储器控制装置。根据一个实施例，在信息处理器请求时，半导体存储控制器将预定单位的数据段写入在半导体芯片的存储区内的擦除区域中的没有数据被写入的存储位置中。第三表以及作为其子集的第二表包括各自指示所述半导体芯片内的每个数据段的存储位置的物理地址。第一表包括指定第二表表目的信息或指定第三表表目的信息。所述半导体存储控制器将所述第一和第二表记录到易失性存储器中，或者将所述第一表记录到易失性存储器中且将所述第三表记录到非易失性存储器中。
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公开(公告)号：CN102193748B
公开(公告)日：2014-01-01
申请号：CN201110048761.0
申请日：2011-03-01
Applicant: 株式会社东芝
CPC classification number: G06F12/0246 , G06F3/0608 , G06F3/061 , G06F3/0611 , G06F3/0631 , G06F3/0638 , G06F3/064 , G06F3/0644 , G06F3/0659 , G06F3/0665 , G06F3/0679 , G06F3/0688 , G06F12/00 , G06F12/16 , G06F2212/1016 , G06F2212/214 , G06F2212/7202 , G06F2212/7205
Abstract: 本发明涉及控制器、数据存储装置以及程序产品。根据一个实施例，写指令单元指令数据存取单元在数据存储单元的由第一物理地址指示的存储区中写入写目标数据，指令管理信息存取单元更新地址转换信息，并指令第一存取单元更新所述第一物理地址。压缩单元提取压缩目标数据的物理地址，指令所述数据存取单元读取在所述数据存储单元的由所述物理地址指示的存储区中所存储的所述压缩目标数据，指令所述数据存取单元在所述数据存储单元的由第二物理地址指示的存储区中写入所述压缩目标数据，指令所述管理信息存取单元更新所述地址转换信息，并指令第二存取单元更新所述第二物理地址。
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公开(公告)号：CN101763894B
公开(公告)日：2013-05-01
申请号：CN200910169039.5
申请日：2009-09-14
Applicant: 株式会社东芝
CPC classification number: G11C16/10 , G11C11/5628 , G11C16/105 , G11C2216/14
Abstract: 本发明涉及半导体存储装置和存储控制方法。一种半导体存储装置包括：第一存储单元，其具有作为数据写入区域的多个第一块；指令单元，其发出将数据写入所述第一块中的写入指令；转换单元，其参考转换表将输入数据的外部地址转换成在所述第一块中的存储位置，在所述地址转换表中所述数据的外部地址与所述第一块中的所述数据的所述存储位置相关联；以及判断单元，其基于所述输入数据的所述存储位置而判断所述第一块中的任何块是否存储有效数据，其中当所述第一块中的任何块没有存储所述有效数据时，所述指令单元发出将数据写入其中没有存储所述有效数据的所述第一块中的写入指令。
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Patent Agency Ranking
公开(公告)号：CN101622607B
公开(公告)日：2012-10-31
申请号：CN200880006364.3
申请日：2008-09-22
Applicant: 株式会社东芝
CPC classification number: G06F11/1412 , G06F11/1068 , G06F11/1402 , G06F12/02 , G11C16/0483 , G11C16/3418 , G11C16/3431
Abstract: 本发明提供一种半导体存储装置作为可以有效地执行刷新操作的半导体存储装置，其包括：非易失性半导体存储器，其按块来存储数据，所述块为数据擦除的单位；以及控制单元，其监控存储在选自所述块的受监控块中的数据的错误计数，并且刷新在其中所述错误计数等于或大于阈值的受监控块中的数据。
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公开(公告)号：CN1496516B
公开(公告)日：2011-07-20
申请号：CN02806347.3
申请日：2002-03-19
CPC classification number: G06F9/4893 , A63F2300/20 , A63F2300/538 , Y02D10/24
Abstract: 提供一种用于宽带网络上的高速处理的计算机体系结构和编程模型。该体系结构使用一致的模块化结构，公用计算模块和统一的软件单元。公用计算模块包括控制处理器，多个处理单元，由处理单元处理其程序的多个局部存储器，直接存储器存取控制器和共享主存储器。还提供了一种用于协调处理单元从共享主存储器读数据和向其写数据的同步系统和方法。提供了硬件沙箱结构，用于确保处理单元正在处理的程序中间的数据不会被破坏。
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公开(公告)号：CN101840307A
公开(公告)日：2010-09-22
申请号：CN200910172876.3
申请日：2009-09-07
Applicant: 株式会社东芝
CPC classification number: G06F12/0246 , G06F2212/7207 , G06F2212/7209
Abstract: 本发明涉及控制器和存储器系统。一种控制器(10；110)包括：用于转译表的存储器(32)，该转译表表明闪速存储器(11)中的逻辑地址和物理地址的彼此相对应；存储FAT信息和FAT信息标识符的另一存储器(34)，该FAT信息指示在每一个块中包含的每一个页中所存储的数据的状态，每一个FAT信息标识符识别这样的页所属于的块，这些页中的每一个都在其中存储有处于由FAT信息所指示的状态的数据，同时FAT信息和FAT信息标识符保持彼此对应；用于块管理表的又一存储器(36)，该块管理示出块标识符、使用状态判断信息以及FAT信息标识符且保持它们彼此相对应，其中使用状态判断信息指示对应的块为已使用/未使用，FAT信息标识符与通过使用状态判断信息指示为已使用的所有块相对应；以及控制器控制单元(28；128)，其通过使用转译表、FAT信息以及块管理表来管理在闪速存储器(11)中存储的数据。
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公开(公告)号：CN101632068A
公开(公告)日：2010-01-20
申请号：CN200880008447.6
申请日：2008-12-25
Applicant: 株式会社东芝
CPC classification number: G06F3/0604 , G06F3/0616 , G06F3/0631 , G06F3/064 , G06F3/0656 , G06F3/0658 , G06F3/0679 , G06F3/0685 , G06F12/0246 , G06F12/0804 , G06F12/0866 , G06F2212/7201 , G06F2212/7202 , G06F2212/7203 , G06F2212/7209 , G11C11/5628
Abstract: 一种半导体存储装置包括：配置在易失性半导体存储器中的第一存储器区11、配置在非易失性半导体存储器中的第二和第三存储器区12和13、以及执行下面的处理的控制器10。控制器10执行：第一处理，用于通过第一单位将多个数据存储在所述第一存储器区中；第二处理，用于通过第一管理单位将从所述第一存储器区输出的数据存储在所述第二存储器区中；以及第三处理，用于通过第二管理单位将从所述第一存储器区输出的数据存储在所述第三存储器区中。
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公开(公告)号：CN100557570C
公开(公告)日：2009-11-04
申请号：CN200710161890.4
申请日：2007-09-27
Applicant: 株式会社东芝
CPC classification number: G06F9/5044
Abstract: 一种包括处理器单元和调度器的多处理器系统，该处理器单元包括：内核A，其包括用于改进数据处理的处理性能的第一处理机制和用于收集该数据处理中正在使用的或已使用的硬件资源的使用信息的PM单元；以及内核B，其具有与该第一处理机制采用相同处理系统并且在处理性能上次于该第一处理机制的的第二处理机制；该调度器将以前未被执行过的任务提供给内核A并且将将要重新执行的任务提供给处理器内核(A和B)之一以便执行该任务，通过参考在包括具有相同任务的多个任务的应用软件的执行时间、在PM单元中以前收集的该任务的硬件资源的使用信息，选择处理器单元。
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