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公开(公告)号：CN113128172A
公开(公告)日：2021-07-16
申请号：CN202110439614.X
申请日：2021-04-23
Applicant: 中国科学院计算技术研究所
IPC: G06F30/398
Abstract: 提供一种超导寄存器堆装置，包括m个寄存器组，每个寄存器组包括n个寄存器单元，其中m和n均为大于等于2的整数。每个寄存器单元包括用于接收数据输入的数据输入端，用于接收写入控制信号的写入控制端，用于接收时钟信号的时钟输入端，以及用于将数据输出的数据输出端。其中，m个寄存器组的相同位的寄存器单元的数据输入端通过多个SPL器件连接在一起；m个寄存器组的相同位的寄存器单元的数据输出端通过多个CB器件连接在一起。
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公开(公告)号：CN106445891A
公开(公告)日：2017-02-22
申请号：CN201610648826.8
申请日：2016-08-09
Applicant: 中国科学院计算技术研究所 , 北京中科睿芯科技有限公司
IPC: G06F17/22
CPC classification number: G06F17/2264
Abstract: 本发明提出一种串匹配算法的加速方法及装置，该方法包括构造基本转换规则与交叉转换规则，根据缓存策略函数确定状态缓存寄存器中的状态Sc1与Sc2，判断当前状态Si在基本转换规则和n步交叉转换规则中是否存在接收当前字符c的转换规则，根据相应转换规则，将字符c进行转换。本发明通过增加状态缓存组件和选通电路，如寄存器组和多路选通器，在串匹配过程中动态生成转换规则，实现了串匹配算法的加速，同时能够消除传统串匹配算法中需存储的大量转换规则，降低生成状态机的规模，提高串匹配算法的执行速度。
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公开(公告)号：CN100442203C
公开(公告)日：2008-12-10
申请号：CN200610080968.5
申请日：2006-05-26
Applicant: 中国科学院计算技术研究所
IPC: G06F1/32
Abstract: 本发明公开了一种SoC中各种知识产权核和功能模块的功耗降低方法。包括：a)将原始功能模块的所有状态分为两类——“空闲”态和“工作”态；b)提供一个逻辑电路与所述原始功能模块连接构成新的低功耗功能模块，该逻辑电路完成如下逻辑功能：如果总线没有对原始功能模块的请求，就保持时钟关闭；如果总线有对该原始功能模块的请求，则打开原始功能模块的时钟，原始功能模块进入“工作”态；保持时钟打开，直到原始功能模块处于“空闲”态并且没有总线请求，就关闭原始功能模块时钟并保持关闭，直到总线再次对该功能模块提出请求。本发明降低IP核的动态功耗，同时自动开关该IP核的电源，降低该IP核的漏电功耗。
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公开(公告)号：CN1661580A
公开(公告)日：2005-08-31
申请号：CN200410003418.4
申请日：2004-02-25
Applicant: 中国科学院计算技术研究所
Inventor： 张志敏
IPC: G06F13/28
Abstract: 本发明提供一种直接存储器访问传输装置及其方法，包括一缓冲区、一门拴值控制模块、APB总线接口、WB总线接口和控制电路模块，所述控制电路模块中的寄存器控制所述门拴值控制模块中的门拴值的设置，通过设置门栓值来决定所述直接存储器访问传输装置传送数据的快慢适配，通过本发明公开的一种直接存储器访问传输装置及其方法，提高了高速总线与低速总线之间的数据传输效率，采用多个DMA装置时，对总线传送效率影响不明显，从总体上提高了SOC芯片性能。
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公开(公告)号：CN1661512A
公开(公告)日：2005-08-31
申请号：CN200410004593.5
申请日：2004-02-24
Applicant: 中国科学院计算技术研究所
Inventor： 张志敏
IPC: G06F1/08
Abstract: 本发明公开了一种SOC架构下的处理器核动态变频装置和方法，该变频装置包括处理器核和为处理器核提供时钟信号的主锁相环和辅助锁相环，用于存储变频系数的变频寄存器与主锁相环连接，时钟切换电路切换主锁相环和辅助锁相环输出的时钟信号，并将主锁相环和辅助锁相环输出的时钟信号中的一个提供给处理器核。时钟切换电路包括一变频标记输入端，该输入端接收变频标记信号。采用本发明的变频装置和方法可以实现处理器核的动态变频，根据变频寄存器中不同的变频系数，该变频装置可以为处理器核提供多种频率的时钟总线，并且实现动态切换，以供系统在不同的负载下使用，达到系统合理利用功耗、节省电能的目的。
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Patent Agency Ranking
公开(公告)号：CN118153696A
公开(公告)日：2024-06-07
申请号：CN202311799038.5
申请日：2023-12-25
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种基于超导快速单磁通量子逻辑门的数字突触电路，包括：控制模块，用于接收时钟信号和突触前神经元的脉冲序列，并控制权重序列的产生；由两输出T型触发器级联的TFF2触发器序列，该触发器序列接收该脉冲序列用于解码存储权重数据的非破坏性读取(NDRO)序列；由NDRO级联的NDRO序列，用于存储权重数据；突触配置模块，与该NDRO序列中各NDRO的置位端与复位端相连；其中，该触发器序列中触发器的第一输出端口接至该NDRO序列中对应的NDRO，该触发器序列中最后一级触发器的输出端口产生终止信号至该控制模块；该NDRO序列中各NDRO输出的脉冲合并，得到合并脉冲。
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公开(公告)号：CN117829229A
公开(公告)日：2024-04-05
申请号：CN202311797379.9
申请日：2023-12-25
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种超高速、超低功耗的超导神经元电路，包括串联的第一约瑟夫森结、第二约瑟夫森结、第三约瑟夫森结和电感；为超导神经元电路的输入端施加偏置电流，偏置电流通过第一约瑟夫森结接地，同时偏置电流也可以通过第二约瑟夫森结、第三约瑟夫森结和电感接地；第一约瑟夫森结，用于接收输入端的脉冲输入并产生相位差翻转，翻转后释放磁通量子，磁通量子通过第三约瑟夫森结存入电感；第二约瑟夫森结，与电感的输出端相连，当电感内存储的磁通量子超过一定数量时，会导致通过第二约瑟夫森的电流超过临界值，随后第二约瑟夫森结翻转并发出一个脉冲信号至超导神经元电路的输出端。采用电感作为磁通量子的收集部件，避免了存储电路的消耗。
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公开(公告)号：CN111950215B
公开(公告)日：2023-04-28
申请号：CN202010703091.0
申请日：2020-07-21
Applicant: 中国科学院计算技术研究所
IPC: G06F30/337 , G06F30/396 , G06F111/06
Abstract: 提供一种生成面向超导RSFQ电路的多扇出时钟信号的方法，其中N是扇出时钟信号的数量，N个扇出时钟信号的每一个与从时钟源点到时钟端点所经过的由SPL构成的分支路径相对应，由SPL构成的分支路径构成SPL树，所述方法包括：建立高度P为1的SPL树，将其存入集合R；根据N计算SPL树的最大高度Pmax；自底向上逐层建立SPL树，每次迭代P增加1，直到P>Pmax，并将所得到的SPL树存入集合R中；选择所述集合R中叶节点数为N的树构成最优解；根据所述最优解确定多扇出时钟信号的由SPL构成的分支路径；其中，高度为P的树是由所述集合R中高度为P‑1的子树组成的。
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公开(公告)号：CN112861463B
公开(公告)日：2023-04-25
申请号：CN202110266205.4
申请日：2021-03-11
Applicant: 中国科学院计算技术研究所
IPC: G06F30/392 , G06F30/398
Abstract: 提供一种用于超导处理器的输入输出控制模块，包括：取指令状态寄存器，用于指示取指令状态或者非取指令状态，以及用于将指令地址输出到内存；读数据等待状态寄存器，用于根据处理器的读数据请求以及取指令状态寄存器由取指令状态转换至非取指令状态，将读数据地址由暂存转换为输出到内存；读数据状态寄存器，用于指示读数据状态，以及用于将读数据地址输出到内存；写数据等待状态寄存器，用于根据处理器的写数据请求以及取指令状态寄存器由取指令状态转换至非取指令状态，将写数据地址和写数据内容由暂存转换为输出到内存；写数据状态寄存器，用于指示写数据状态，以及用于将写数据地址和写数据内容输出到内存。
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公开(公告)号：CN112116094B
公开(公告)日：2022-08-30
申请号：CN202010875646.X
申请日：2020-08-27
Applicant: 中国科学院计算技术研究所
Abstract: 提供一种超导流水线电路，至少包括：第一可清零寄存器组、第一逻辑组合电路、第二可清零寄存器组以及第二逻辑组合电路，其中第一和第二可清零寄存器组用于在使能信号的控制下接收数据输入，并在第一时钟的控制下，将接收的输入数据进行输出；第一逻辑组合电路接收第一可清零寄存器组的输出数据，并在第一时钟的控制下将该数据运算之后输出至第二可清零寄存器组；第二逻辑组合电路接收第二可清零寄存器组的输出数据，并在第一时钟的控制下将该数据运算之后进行输出；其中，第二逻辑组合电路还用于生成内部清零信号以及阻塞信号；阻塞信号用于控制使能信号的有效和无效，以及内部清零信号用于控制第一和第二可清零寄存器组清零。
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