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公开(公告)号：CN106355199A
公开(公告)日：2017-01-25
申请号：CN201610716367.2
申请日：2016-08-24
Applicant: 中国科学院计算技术研究所 , 北京中科睿芯科技有限公司
IPC: G06K9/62
CPC classification number: G06K9/6268
Abstract: 本发明提出一种K近邻算法的加速装置及方法，涉及信息检索、数据挖掘和计算机体系结构领域，该装置包括控制模块，用于控制所述加速装置中各模块；地址计算模块，用于获取训练样本的地址；欧氏距离计算模块，用于进行K近邻搜索时，计算距离；结果模块，用于储存所述距离，并将所述距离进行传送；排序模块，用于将所述距离进行K近邻排序。其中，所述结果模块将所述距离传送给所述排序模块，并向所述地址计算模块发送计算下一个地址的信号，所述地址计算模块接收所述信号并计算下一个训练样本的地址，所述控制模块将所述结果模块中的内容清空。本发明通过增减组件适应不同维度样本的KNN算法，对同样维度样本的计算通过调整并行度满足不同需求。
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公开(公告)号：CN104102549A
公开(公告)日：2014-10-15
申请号：CN201310112333.9
申请日：2013-04-01
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F9/52
CPC classification number: G06F9/526 , G06F9/52 , G06F12/1466
Abstract: 本发明实施例提供了一种实现多线程互斥操作的方法、装置和芯片，通过在芯片上分布多个锁部件，分别管理不同小核申请锁的申请锁消息和释放锁的释放锁消息，进而能够解决线程数目增多时产生的拥塞问题，提高线程协同执行的速度。该方法包括：接收小核发送的锁消息，所述锁消息携带所述小核中第一线程请求的锁对应的内存地址，其中，所述锁消息为申请锁消息或释放锁消息；利用所述请求的锁的内存地址计算所述请求的锁所属的锁部件的编号；向所述编号对应的锁部件发送所述锁消息，请求所述锁部件对所述锁消息进行处理。本发明适用于计算机领域。
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公开(公告)号：CN101078950A
公开(公告)日：2007-11-28
申请号：CN200610080968.5
申请日：2006-05-26
Applicant: 中国科学院计算技术研究所
IPC: G06F1/32
Abstract: 本发明公开了一种SoC中各种知识产权核和功能模块的功耗降低方法。包括：a)将原始功能模块的所有状态分为两类——“空闲”态和“工作”态；b)提供一个逻辑电路与所述原始功能模块连接构成新的低功耗功能模块，该逻辑电路完成如下逻辑功能：如果总线没有对原始功能模块的请求，就保持时钟关闭；如果总线有对该原始功能模块的请求，则打开原始功能模块的时钟，原始功能模块进入“工作”态；保持时钟打开，直到原始功能模块处于“空闲”态并且没有总线请求，就关闭原始功能模块时钟并保持关闭，直到总线再次对该功能模块提出请求。本发明降低IP核的动态功耗，同时自动开关该IP核的电源，降低该IP核的漏电功耗。
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公开(公告)号：CN1661576A
公开(公告)日：2005-08-31
申请号：CN200410003417.X
申请日：2004-02-25
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种SOC架构下的高速总线动态变频装置和处理器核接口。该变频装置包括提供时钟电路、总线频率发生器、选频寄存器和同步时钟。选频寄存器内存储有分频关系值，同步时钟将分频关系值同步后发送给总线频率发生器分频信号，时钟电路向总线频率发生器提供总线基准频率，总线频率发生器接收分频信号将总线基准频率分频后提供总线频率。本发明的处理器核接口包括一个状态处理机，状态处理机接收总线和处理器核的工作状态信号以控制处理器核进行总线操作。本发明的总线动态变频装置可以实现总线频率的动态变频，供总线在不同的负载下使用，合理利用功耗并节省电能，包含状态处理机的处理器核接口可以让处理器核适应总线变快或变慢的节奏。
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公开(公告)号：CN118153696A
公开(公告)日：2024-06-07
申请号：CN202311799038.5
申请日：2023-12-25
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种基于超导快速单磁通量子逻辑门的数字突触电路，包括：控制模块，用于接收时钟信号和突触前神经元的脉冲序列，并控制权重序列的产生；由两输出T型触发器级联的TFF2触发器序列，该触发器序列接收该脉冲序列用于解码存储权重数据的非破坏性读取(NDRO)序列；由NDRO级联的NDRO序列，用于存储权重数据；突触配置模块，与该NDRO序列中各NDRO的置位端与复位端相连；其中，该触发器序列中触发器的第一输出端口接至该NDRO序列中对应的NDRO，该触发器序列中最后一级触发器的输出端口产生终止信号至该控制模块；该NDRO序列中各NDRO输出的脉冲合并，得到合并脉冲。
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Patent Agency Ranking
公开(公告)号：CN117829229A
公开(公告)日：2024-04-05
申请号：CN202311797379.9
申请日：2023-12-25
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种超高速、超低功耗的超导神经元电路，包括串联的第一约瑟夫森结、第二约瑟夫森结、第三约瑟夫森结和电感；为超导神经元电路的输入端施加偏置电流，偏置电流通过第一约瑟夫森结接地，同时偏置电流也可以通过第二约瑟夫森结、第三约瑟夫森结和电感接地；第一约瑟夫森结，用于接收输入端的脉冲输入并产生相位差翻转，翻转后释放磁通量子，磁通量子通过第三约瑟夫森结存入电感；第二约瑟夫森结，与电感的输出端相连，当电感内存储的磁通量子超过一定数量时，会导致通过第二约瑟夫森的电流超过临界值，随后第二约瑟夫森结翻转并发出一个脉冲信号至超导神经元电路的输出端。采用电感作为磁通量子的收集部件，避免了存储电路的消耗。
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公开(公告)号：CN111950215B
公开(公告)日：2023-04-28
申请号：CN202010703091.0
申请日：2020-07-21
Applicant: 中国科学院计算技术研究所
IPC: G06F30/337 , G06F30/396 , G06F111/06
Abstract: 提供一种生成面向超导RSFQ电路的多扇出时钟信号的方法，其中N是扇出时钟信号的数量，N个扇出时钟信号的每一个与从时钟源点到时钟端点所经过的由SPL构成的分支路径相对应，由SPL构成的分支路径构成SPL树，所述方法包括：建立高度P为1的SPL树，将其存入集合R；根据N计算SPL树的最大高度Pmax；自底向上逐层建立SPL树，每次迭代P增加1，直到P>Pmax，并将所得到的SPL树存入集合R中；选择所述集合R中叶节点数为N的树构成最优解；根据所述最优解确定多扇出时钟信号的由SPL构成的分支路径；其中，高度为P的树是由所述集合R中高度为P‑1的子树组成的。
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公开(公告)号：CN112861463B
公开(公告)日：2023-04-25
申请号：CN202110266205.4
申请日：2021-03-11
Applicant: 中国科学院计算技术研究所
IPC: G06F30/392 , G06F30/398
Abstract: 提供一种用于超导处理器的输入输出控制模块，包括：取指令状态寄存器，用于指示取指令状态或者非取指令状态，以及用于将指令地址输出到内存；读数据等待状态寄存器，用于根据处理器的读数据请求以及取指令状态寄存器由取指令状态转换至非取指令状态，将读数据地址由暂存转换为输出到内存；读数据状态寄存器，用于指示读数据状态，以及用于将读数据地址输出到内存；写数据等待状态寄存器，用于根据处理器的写数据请求以及取指令状态寄存器由取指令状态转换至非取指令状态，将写数据地址和写数据内容由暂存转换为输出到内存；写数据状态寄存器，用于指示写数据状态，以及用于将写数据地址和写数据内容输出到内存。
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公开(公告)号：CN112116094B
公开(公告)日：2022-08-30
申请号：CN202010875646.X
申请日：2020-08-27
Applicant: 中国科学院计算技术研究所
Abstract: 提供一种超导流水线电路，至少包括：第一可清零寄存器组、第一逻辑组合电路、第二可清零寄存器组以及第二逻辑组合电路，其中第一和第二可清零寄存器组用于在使能信号的控制下接收数据输入，并在第一时钟的控制下，将接收的输入数据进行输出；第一逻辑组合电路接收第一可清零寄存器组的输出数据，并在第一时钟的控制下将该数据运算之后输出至第二可清零寄存器组；第二逻辑组合电路接收第二可清零寄存器组的输出数据，并在第一时钟的控制下将该数据运算之后进行输出；其中，第二逻辑组合电路还用于生成内部清零信号以及阻塞信号；阻塞信号用于控制使能信号的有效和无效，以及内部清零信号用于控制第一和第二可清零寄存器组清零。
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公开(公告)号：CN114399054A
公开(公告)日：2022-04-26
申请号：CN202210048631.5
申请日：2022-01-17
Applicant: 中国科学院计算技术研究所
IPC: G06N10/40
Abstract: 提供一种基于超导异或门生成时钟信号的方法，所述超导异或门包括第一输入端、第二输入端、时钟端和输出端，所述方法包括：将触发控制信号输入至所述异或门的第一输入端和时钟端；将所述异或门的输出端的数据传送至所述异或门的时钟端和第二输入端；以及从所述异或门的输出端输出所述时钟信号；其中，所述触发控制信号到达所述异或门的时钟端的时间晚于到达所述异或门的第一输入端的时间，以及所述异或门的输出端的数据到达所述异或门的时钟端的时间晚于到达所述异或门的第二输入端的时间。
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