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公开(公告)号：CN107578098A
公开(公告)日：2018-01-12
申请号：CN201710777741.4
申请日：2017-09-01
Applicant: 中国科学院计算技术研究所
IPC: G06N3/063
Abstract: 本发明提供一种神经网络处理器，包括控制单元、计算单元、数据存储单元和权重存储单元，所述计算单元在控制单元的控制下分别从数据存储单元和权重存储单元获取数据和权重进行神经网络相关的运算，其中所述计算单元包括阵列控制器和以脉动阵列方式连接的多个处理单元，数据和权重从不同方向至该由处理单元构成的脉动阵列中，各处理单元同时并行地对流经它的数据进行处理。该神经网络处理器可以达到很高的处理速度；同时多次重用了输入数据，由此可在消耗较小的访存带宽的情况下实现较高的运算吞吐率。
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公开(公告)号：CN107273090A
公开(公告)日：2017-10-20
申请号：CN201710311756.1
申请日：2017-05-05
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了用于神经网络处理器的近似浮点乘法器及浮点数乘法。该近似浮点乘法器在执行操作数的尾数乘法操作时根据指定的精度从各操作数尾数高位开始截取部分位并在所截取的部分位前后补1得到两个新的尾数，对这两个新的尾数进行乘法运算，以得到乘积的近似尾数，以及在经规格化后的近似尾数的低位补零使其位数与操作数的尾数位数一致从而得到所述乘积的尾数。该近似浮点乘法器采用近似计算的方式，根据精度需求截取尾数的不同位数进行相应乘法操作，降低了乘法操作的能量损耗，提高了乘法运算速度，进而使得神经网络处理系统性能更加高效。
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公开(公告)号：CN106447034A
公开(公告)日：2017-02-22
申请号：CN201610977182.7
申请日：2016-10-27
Applicant: 中国科学院计算技术研究所
IPC: G06N3/06
CPC classification number: G06N3/06
Abstract: 本发明提出一种基于数据压缩的神经网络处理器、设计方法、芯片，该处理器包括至少一个存储单元，用于存储操作指令与参与计算的数据；至少一个存储单元控制器，用于对所述存储单元进行控制；至少一个计算单元，用于执行神经网络的计算操作；控制单元，与所述存储单元控制器与所述计算单元相连，用于经由所述存储单元控制器获得所述存储单元存储的指令，并且解析所述指令以控制所述计算单元；至少一个数据压缩单元，用于按照数据压缩存储格式对所述参与计算的数据进行压缩，其中每个所述数据压缩单元与所述计算单元相连。本发明降低了神经网络处理器中数据资源的占用，提高了运算速度，提升了能量效率。
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公开(公告)号：CN116090531A
公开(公告)日：2023-05-09
申请号：CN202310072085.3
申请日：2023-01-13
Applicant: 中国科学院计算技术研究所
IPC: G06N3/067 , G06N3/0464
Abstract: 本发明提供了一种能对非极大值抑制处理加速的神经网络加速器，所述加速器包括非极大值抑制模块，其中，所述非极大值抑制模块包括：候选边框输入单元，其用于在每种预测类别下按类别置信度由高到低的顺序输入需要进行非极大值抑制处理的候选的边框；边框存储单元，其用于存储候选边框单元输入的首个边框以及新目标的边框；边框交并比运算单元，其用于进行交并比运算以得到交并比值；交并比对比单元，其用于将边框交并比运算单元获得的交并比值与预设的交并比阈值进行对比以确定当前输入的边框是否为新目标的边框；边框处理单元，其用于将新目标的边框作为满足预定要求的边框存入边框存储单元，并通知候选边框输入单元输入下一个候选的边框。
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公开(公告)号：CN109190756B
公开(公告)日：2022-02-18
申请号：CN201811048884.2
申请日：2018-09-10
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种基于Winograd卷积的卷积运算单元和相应的神经网络处理器。该卷积运算单元包括乘法器、累加器和第一选通器，乘法器用于接收待进行矩阵相乘运算的元素或待进行矩阵点乘运算的元素，第一选通器用于接收来自于乘法器的输出值和待进行累加运算的元素，通过控制第一选通器将待进行累加运算的元素或者将所述乘法器的输出值传递至累加器能够使该卷积运算单元在多个工作模式之间进行切换。将本发明的卷积运算单元应用于神经网络处理器能够提高计算效率并降低运行功耗。
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Patent Agency Ranking
公开(公告)号：CN112132272A
公开(公告)日：2020-12-25
申请号：CN202010999082.0
申请日：2020-09-22
Applicant: 中国科学院计算技术研究所
IPC: G06N3/063
Abstract: 本发明提供了一种神经网络的计算装置、处理器和电子设备，其中，计算装置包括：逻辑运算电路和通路选择模块；所述通路选择模块，用于根据接收的神经网络中的计算元素所占用的位宽控制所述逻辑运算电路包括的多个计算电路中的一个计算电路导通；所述逻辑运算电路，用于基于所述导通的计算电路对所述计算元素进行运算，获得所述计算元素对应的计算结果。通过根据计算元素占用的位宽不同，控制逻辑运算电路导通不同的计算电路，实现可对不同位宽的计算元素进行计算，应用到神经网络的计算中，可实现对二值神经网络和三值神经网络的计算，实现了对二值神经网络和三值神经网络的运算加速。
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公开(公告)号：CN108376283B
公开(公告)日：2020-11-03
申请号：CN201810015196.X
申请日：2018-01-08
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种用于神经网络的池化装置和池化方法。该池化装置包括：池化运算单元，用于对输入的神经元进行池化运算；控制单元，用于基于所述池化运算单元的处理能力将池化范围内的神经元划分为多个批次并控制各批次的神经元依次输入至所述池化运算单元进行池化运算。本发明的池化装置和池化方法通过对池化范围内的神经元进行批次划分，能够提高神经网络的计算效率。
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公开(公告)号：CN108345934B
公开(公告)日：2020-11-03
申请号：CN201810038612.8
申请日：2018-01-16
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种用于神经网络处理器的激活装置及方法，以时分复用的方式减少硬件的闲置时间、并且以简单的结构实现硬件电路。所述激活装置，包括：至少一个激活运算单元、激活控制单元、输入接口、以及输出接口；其中，所述激活运算单元可同时处理的最大数据量小于等于一次性输入所述激活装置的待处理数据量；并且，所述激活控制单元与所述激活运算单元连接，用于根据所述一次性输入所述激活装置的待处理数据量与所述激活运算单元的处理能力之间的关系，控制所述激活运算单元对由所述输入接口从所述激活装置外部一次性接收到的待激活神经元进行分批激活处理，并由所述输出接口将激活处理的结果输出所述激活装置。
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公开(公告)号：CN107085562B
公开(公告)日：2020-11-03
申请号：CN201710179097.0
申请日：2017-03-23
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种基于高效复用数据流的神经网络处理器及设计方法，涉及神经网络模型计算的硬件加速技术领域，该处理器包括至少一存储单元，用于存储操作指令与运算数据；至少一计算单元，用于执行神经网络计算；控制单元，与所述至少一存储单元、所述至少一计算单元相连，用于经由所述至少一存储单元获得所述至少一存储单元存储的操作指令，并且解析所述操作指令以控制所述至少一计算单元；其中所述运算数据采用高效复用数据流的形式。本发明在神经网络处理过程中采用高效复用数据流，每次只需向计算单元阵列中的一列计算单元载入权重和数据，降低了片上数据带宽、提高了数据共享率、提升了能量效率。
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