公开(公告)号：CN114361101A

公开(公告)日：2022-04-15

申请号：CN202111056707.0

申请日：2021-09-09

Applicant: 瑞萨电子株式会社

Inventor： 吉田哲也 ,  富泽友博

IPC: H01L21/768 ,  H01L21/66

Abstract: 本公开涉及制造半导体器件的方法。在电路区域中的SOI衬底的半导体层上形成第一MISFET，并且在TEG区域中的SOI衬底的半导体层上形成第二MISFET，第二MISFET构成用于VC检查的TEG。分别地，形成层间绝缘膜，在层间绝缘膜中形成接触孔，并且在接触孔中形成插塞。在TEG区域中，插塞包括电连接到以下两者的插塞：构成SOI衬底的半导体衬底以及构成SOI衬底的半导体层。

公开(公告)号：CN107305911A

公开(公告)日：2017-10-31

申请号：CN201710260163.7

申请日：2017-04-19

Applicant: 瑞萨电子株式会社

Inventor： 吉田哲也 ,  伊藤哲大 ,  大形公士 ,  青野英树

IPC: H01L29/78 ,  H01L21/762 ,  H01L21/28

CPC classification number: H01L29/66568 ,  H01L21/26513 ,  H01L21/2652 ,  H01L21/266 ,  H01L21/76224 ,  H01L21/76243 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/0649 ,  H01L29/66628 ,  H01L29/78 ,  H01L29/78603 ,  H01L29/7833 ,  H01L21/28008

Abstract: 本发明提供一种半导体器件的制造方法，其用于提高半导体器件的可靠性。在以离子注入的方式向被元件隔离部(STI)包围的半导体衬底(SB)注入阈值控制用的n型杂质的工序中，抗蚀图案(RN1)形成为将形成于元件隔离部(STI)的与SOI层(SL)的边界部的凹陷(DI)覆盖。由此，由于n型杂质未以离子注入的方式被注入至凹陷(DI)，所以在清洗等工序中不会使凹陷(DI)的蚀刻速率加快，能够抑制蚀刻。其结果是，由于能够防止BOX层(BX)变薄，所以能够防止BOX层(BX)的TDDB特性变差。