公开(公告)号：CN103545317A

公开(公告)日：2014-01-29

申请号：CN201310285905.3

申请日：2013-07-09

Applicant: 瑞萨电子株式会社

Inventor： 有金刚 ,  久本大 ,  奥山裕 ,  桥本孝司 ,  冈田大介

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  H01L27/11568 ,  H01L29/42344 ,  H01L29/66833

Abstract: 本发明提供了一种半导体器件及其制造方法。当通过缩小存储器单元而减小隔离区的宽度，以减小在存储器单元和相邻存储器单元之间的距离时，被注入到存储器单元的电荷存储膜中的电子或空穴扩散到位于隔离区上方的电荷存储膜的部分中，从而彼此相互干扰，并且可能损害存储器单元的可靠性。在半导体器件中，存储器单元的电荷存储膜延伸至位于相邻存储器单元之间的隔离区。隔离区中的电荷存储膜的有效长度大于隔离区的宽度。这里，有效长度指示位于隔离区上方且没有存储电荷的电荷存储膜的区域的长度。

公开(公告)号：CN112802853A

公开(公告)日：2021-05-14

申请号：CN202011261966.2

申请日：2020-11-12

Applicant: 瑞萨电子株式会社

Inventor： 久本大 ,  川嶋祥之 ,  桥本孝司

IPC: H01L27/1157 ,  H01L27/11573 ,  H01L29/78 ,  H01L29/10

Abstract: 本公开的实施例涉及半导体器件。半导体器件具有使用FinFET的分离栅极型MONOS结构，并且该半导体器件包括源极和漏极，其各自由n型杂质扩散层形成；第一沟道形成层，形成在控制栅极下方，并且由掺杂有p型杂质的半导体层形成、以及第二沟道形成层，形成在存储器栅极下方，并且由掺杂有n型杂质的半导体层形成。此外，半导体器件包括p型半导体层，该p型半导体层形成在第二沟道形成层下方，并且具有比半导体衬底的杂质浓度高的杂质浓度。

公开(公告)号：CN106298933A

公开(公告)日：2017-01-04

申请号：CN201610462752.9

申请日：2016-06-23

Applicant: 瑞萨电子株式会社

Inventor： 有金刚 ,  冈田大介 ,  久本大

IPC: H01L29/78 ,  H01L27/105 ,  H01L27/115

CPC classification number: G11C16/0466 ,  G11C16/0483 ,  G11C16/14 ,  G11C16/344 ,  H01L27/11568 ,  H01L27/1157 ,  H01L29/42344 ,  H01L29/511 ,  H01L29/518 ,  H01L29/792 ,  H01L29/78 ,  H01L27/105 ,  H01L27/11563

Abstract: 本发明涉及一种半导体装置及半导体装置的驱动方法，提高具有非易失性存储器的半导体装置的特性。向非易失性存储器的存储器栅极电极部(MG)的端部(1S)施加第一电位1V，向存储器栅极电极部(MG)的端部(2S)施加比第一电位1V低的第二电位0V，由此使电流i沿存储器栅极电极部(MG)的延伸方向流动(St1)，然后，从存储器栅极电极部(MG)向其下方的电荷蓄积部注入空穴(h)，由此将蓄积于电荷蓄积部的电子消去(St2)。这样，通过使电流在存储单元区域(MA)的存储器栅极电极部(MG)中流动，能够产生焦耳热而对存储单元进行加热。

公开(公告)号：CN101533803B

公开(公告)日：2011-05-25

申请号：CN200910008039.7

申请日：2009-02-19

Applicant: 瑞萨电子株式会社

Inventor： 木村绅一郎 ,  岛本泰洋 ,  久本大

IPC: H01L21/8247 ,  H01L21/336 ,  H01L27/115 ,  H01L29/792 ,  H01L29/49

CPC classification number: H01L27/11568 ,  H01L29/42328 ,  H01L29/792

Abstract: 本发明提供一种非易失性半导体存储装置的制造方法及非易失性半导体存储装置。在同一硅衬底1上包括具有控制栅电极(CGs)和侧壁存储栅电极(MGs)的分裂栅型存储单元(M1A)、具有单存储栅电极(MGu)的单栅极型存储单元(M2)的非易失性半导体存储装置中，在第一区域(R1)隔着控制栅电极(ICs)形成控制栅电极(CGs)，在第一区域(R1)隔着电荷积蓄膜(IMs)形成侧壁存储栅电极(MGs)，同时在第二区域(R2)隔着电荷积蓄膜(IMs)形成单存储栅电极(MGu)。此时，侧壁存储栅电极(MGs)和单存储栅电极(MGu)由同一工序形成，控制栅电极(CGs)和侧壁存储栅电极(MGs)以电绝缘的状态相邻地配置。

公开(公告)号：CN1677675B

公开(公告)日：2010-11-10

申请号：CN200510003916.3

申请日：2005-01-10

Applicant: 瑞萨电子株式会社

Inventor： 石丸哲也 ,  久本大 ,  安井感 ,  木村绅一郎

IPC: H01L27/105 ,  H01L29/78

CPC classification number: G11C16/0466 ,  H01L29/40117 ,  H01L29/66833 ,  H01L29/792

Abstract: 本发明提供一种使非易失性半导体存储器件的特性提高了的非易失性半导体存储器件，其存储单元包括：用于蓄积电荷的氮化硅膜(SIN)，由位于其上下的氧化膜(BOTOX、TOPOX)构成的ONO膜，其上部的存储器栅电极(MG)，中间隔着ONO膜位于其侧部的选择栅电极(SG)，位于其下部的栅极绝缘膜(SGOX)，源极区域(MS)和漏极区域(MD)；给存储单元的源极区域(MS)施加正电位，给存储器栅电极(MG)施加负电位，给选择栅电极(SG)施加正电位，使电流从漏极区域(MD)向源极区域(MS)流动，并且将因BTBT而产生的空穴注入氮化硅膜(SIN)中，进行擦除。