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公开(公告)号：CN117555849A
公开(公告)日：2024-02-13
申请号：CN202311575644.9
申请日：2023-11-23
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F15/173 , G06F13/28 , G06F9/54
Abstract: 本发明公开了计算机技术领域内的一种数据处理方法、装置、设备、介质及系统。在本发明中，发起端对写操作和读操作分别计数，并在应答端设置写位图，在发起端在设置读位图，应答端在检测出写请求丢失时进行写位图的更新，发起端在检测出读请求的响应丢失时进行读位图的更新，由此对发起端发出的读操作和写操作进行了拆分，应答端无需在位图中记录发起端发出的每一请求，可节约位图空间，降低应答端写请求数据包的丢失概率，也降低了因位图空间不够用造成的写重传问题的发生概率。
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公开(公告)号：CN112261142A
公开(公告)日：2021-01-22
申请号：CN202011147327.3
申请日：2020-10-23
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: H04L29/08 , H04L12/823 , G06F9/54
Abstract: 本发明公开了一种RDMA网络的数据重传方法、装置、FPGA及计算机可读存储介质，该方法包括：根据获取的数据传输命令，配置第一命令队列和第二命令队列；利用重传响应线程，在检测到目标重传命令时，生成重读中断；利用读响应线程传输当前命令对应的数据时，若检测到重读中断，则暂停发送当前命令对应的数据，并发送目标重传命令对应的数据；在目标重传命令对应的数据发送完成后，恢复发送当前命令对应的数据；本发明利用第一命令队列和第二命令队列的双命令队列设置，使RDMA响应端能够优先处理因以太网丢包造成的重传命令，从而保证了每个命令的实时响应性能，减少了丢失数据的重传耗时，降低了系统延时。
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Patent Agency Ranking
公开(公告)号：CN119149269B
公开(公告)日：2025-01-21
申请号：CN202411630478.2
申请日：2024-11-15
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本发明公开了一种数据处理方法、系统、产品及计算机可读存储介质，涉及数据处理领域，为解决多计算节点之间的数据同步效率低的问题，该数据处理方法包括在共享内存的多个数据存储区中确定目标存储区；目标存储区为与本地缓存区存在地址映射关系的数据存储区；响应于目标存储区中存在远端计算节点写入的待计算数据，将待计算数据写入本地缓存区；响应于本地缓存区中存在本地计算结果数据，将本地计算结果数据写入目标存储区。本发明中各计算节点之间基于地址映射直接自主进行数据同步，提高了数据同步效率。
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公开(公告)号：CN119149269A
公开(公告)日：2024-12-17
申请号：CN202411630478.2
申请日：2024-11-15
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本发明公开了一种数据处理方法、系统、产品及计算机可读存储介质，涉及数据处理领域，为解决多计算节点之间的数据同步效率低的问题，该数据处理方法包括在共享内存的多个数据存储区中确定目标存储区；目标存储区为与本地缓存区存在地址映射关系的数据存储区；响应于目标存储区中存在远端计算节点写入的待计算数据，将待计算数据写入本地缓存区；响应于本地缓存区中存在本地计算结果数据，将本地计算结果数据写入目标存储区。本发明中各计算节点之间基于地址映射直接自主进行数据同步，提高了数据同步效率。
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公开(公告)号：CN117112466B
公开(公告)日：2024-02-09
申请号：CN202311386368.1
申请日：2023-10-25
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本发明涉及计算机技术领域，具体公开了一种数据处理方法、装置、设备、存储介质及分布式集群，基于计算机快速互联协议实现主机安装的第一加速器的内存成为共享内存，在主机控制器接收到计算任务时先将共享内存的控制权切换至发送方设备，以使发送方设备将计算任务的待处理数据写入共享内存，再将控制权切换至主机安装的第二加速器，以使第二加速器从共享内存中读取待处理数据完成计算任务，将共享内存的控制权再切换至发送方设备或主机控制器以自共享内存中读取计算任务的计算结果，使加速器方案中数据输入和输出均直接基于共享内存进行，无需在主机内存和加速器内存间搬移，从而缩短了数据导入导出的路径，由此提高了加速器
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公开(公告)号：CN116610608B
公开(公告)日：2023-11-03
申请号：CN202310884534.4
申请日：2023-07-19
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F13/28
Abstract: 本发明公开了一种直接内存访问描述符处理方法、系统、装置、设备及介质，涉及现场可编程与门阵列技术领域，获取目标加速功能单元传输的待处理的第一直接内存访问描述符；获取已有的第二直接内存访问描述符；若能合并第一直接内存访问描述符与第二直接内存访问描述符，则将第一直接内存访问描述符合并至第二直接内存访问描述符；若不结束合并操作，则返回执行获取目标加速功能单元传输的待处理的第一直接内存访问描述符及之后的步骤；若结束合并操作，则传输第二直接内存访问描述符至外围器件快速互连IP核进行处理。本发明可以使得现场可编程与门阵列一次性对多个直接内存访问描述符进行处理，提高了计算能力。
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公开(公告)号：CN110705192A
公开(公告)日：2020-01-17
申请号：CN201910893925.6
申请日：2019-09-20
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本发明公开了一种FPGA的输出功耗配置电路，包括：翻转控制电路和n个D触发器组；翻转控制电路的用于根据上位机的控制，向每个D触发器输出对应的控制信号，使每个D触发器组中的全部D触发器共同进行数值的0/1翻转或不变；本发明通过翻转控制电路和n个D触发器组的设置，使板卡一次烧录FPGA工程后，上位机可以利用翻转控制电路控制对应的D触发器组中的D触发器进行高速0/1翻转或数值保持不变，从而实现板卡的输出功耗的可配置和精细化控制，满足系统老化与功耗梯度扫描等相关测试的需求。此外，本发明还公开了一种FPGA的输出功耗配置系统及FPGA，同样具有上述有益效果。
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